JPS6113165A - 同相転送回路 - Google Patents
同相転送回路Info
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- JPS6113165A JPS6113165A JP59133106A JP13310684A JPS6113165A JP S6113165 A JPS6113165 A JP S6113165A JP 59133106 A JP59133106 A JP 59133106A JP 13310684 A JP13310684 A JP 13310684A JP S6113165 A JPS6113165 A JP S6113165A
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- signal
- circuit
- input
- clock signal
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＩＣ化に適した、同一クロックによってデー
タの転送を行なう同相転送回路に関するものである。
タの転送を行なう同相転送回路に関するものである。
論理回路の集積化（ＩＣ化）において常に考えて置かな
ければならない項目に、ＩＣの歩留りと言う問題がある
゛。これは逆に言うと、製造したＩＣには不良品が混入
していると言う事である。
ければならない項目に、ＩＣの歩留りと言う問題がある
゛。これは逆に言うと、製造したＩＣには不良品が混入
していると言う事である。
したがって、ＩＣの回路設計に当っては、何らかの手段
で良品を選別できるよう考慮しなければならない。
で良品を選別できるよう考慮しなければならない。
良品の選別手段として第１図に示す方法が広く用いられ
ている。すなわち、■テストパターン信号発生装置１か
らＩＣ４の内部の論理回路をチェックするための信号を
発生し、これをＩＣ４に入力する。■そしてＩＣ４の出
力信号と、正常ＩＣなら出力するであろうと期待する出
力期待値とを比較装置３で比較する。■ＩＣが期待通り
動作する良品か、不良品かを判定する。
ている。すなわち、■テストパターン信号発生装置１か
らＩＣ４の内部の論理回路をチェックするための信号を
発生し、これをＩＣ４に入力する。■そしてＩＣ４の出
力信号と、正常ＩＣなら出力するであろうと期待する出
力期待値とを比較装置３で比較する。■ＩＣが期待通り
動作する良品か、不良品かを判定する。
上記方法でＩＣを選別するために、あらかじめ出力の期
待値を算出しておく必要がある。しかしながら、第２図
に示す、従来技術による同相転送回路では良品の出力期
待値を正確に算出することができない。以下、従来技術
による同相転送回路を説明する。
待値を算出しておく必要がある。しかしながら、第２図
に示す、従来技術による同相転送回路では良品の出力期
待値を正確に算出することができない。以下、従来技術
による同相転送回路を説明する。
第２図は従来技術による同相転送回路である。
この同相転送回路はクロック信号に同期して入力データ
を保持回路に転送して行くものである。
を保持回路に転送して行くものである。
第２図において、４は同相転送回路ＩＣ，５，６は入力
バッファ、７，８はクロック信号の立ち上がりで入力デ
ータを保持する第１．第２の保持回路である。今、第３
図に示すように、ＩＣ４のデータ入力端子にデータ入力
信号９を、クロック入力端子にクロック入力信号１ｏを
入力すると、両人力信号９．１０は入力バッファ５，６
を介して第１、第２の保持回路に入力される。データ入
力信号９は第１保持回路７の入力信号１１となり、保持
回路人力クロ２り信号１２の立ち上がりエツジによって
第１保持回路７に保持される。その結果、第１保持回路
７の出力信号１５は時刻Ｔ、でハイレベルとなり、第２
保持回路８に入力される。次にクキツク信号１２がロー
レベルにより再びハイレベルになると、この立ち上がり
エツジによって入力信号が保持され、時刻Ｔ、で第２保
持回路８かもハイレベルの出力信号１４を出力する。こ
のように、データ入力信号９はクロック入力信号１０に
よって第１．第２保持回路７．８にデータ瞥送されて行
（。すなわち、ＩＣのろ力信号９，１０を入力した時に
、第３図に示す出方信号１４という出力期待値が得られ
る。
バッファ、７，８はクロック信号の立ち上がりで入力デ
ータを保持する第１．第２の保持回路である。今、第３
図に示すように、ＩＣ４のデータ入力端子にデータ入力
信号９を、クロック入力端子にクロック入力信号１ｏを
入力すると、両人力信号９．１０は入力バッファ５，６
を介して第１、第２の保持回路に入力される。データ入
力信号９は第１保持回路７の入力信号１１となり、保持
回路人力クロ２り信号１２の立ち上がりエツジによって
第１保持回路７に保持される。その結果、第１保持回路
７の出力信号１５は時刻Ｔ、でハイレベルとなり、第２
保持回路８に入力される。次にクキツク信号１２がロー
レベルにより再びハイレベルになると、この立ち上がり
エツジによって入力信号が保持され、時刻Ｔ、で第２保
持回路８かもハイレベルの出力信号１４を出力する。こ
のように、データ入力信号９はクロック入力信号１０に
よって第１．第２保持回路７．８にデータ瞥送されて行
（。すなわち、ＩＣのろ力信号９，１０を入力した時に
、第３図に示す出方信号１４という出力期待値が得られ
る。
しかしながら、第３図のＩＣの入力信号９，１゜は、立
ち上がり時間を理想的に考えた場合の図であり、実際の
入力信号を発生するテストパターン信号発生装置１にお
いては立ち上がり時間を無視することができない。
ち上がり時間を理想的に考えた場合の図であり、実際の
入力信号を発生するテストパターン信号発生装置１にお
いては立ち上がり時間を無視することができない。
第４図はテストパタ−ン信号発生回路１がらの信号の立
ち上がり、立ち下がり時間を考慮した図である。入力バ
ッファ５，６は例えば入力信号が、Ｏ，ＳＶ以下でロー
レベルの信号と、又、２．４Ｖ以上であればハイレベル
の信号と認識し、各々の入力信号に応じた出力信号を出
す。第４図に示すようにデータ入力信号９、クロック入
力信号１０の立ち上がり時間がゆ金やかな時、Ｏ，ＳＶ
から２．４Ｖの間、入カバッ２ア５，６は入力信号がハ
イレベルかローレベルかを検出することができない。そ
の結果、第４図１１．１２の斜線で示すように、Ｔ、１
・Ｔ１２間、Ｔ２．・Ｔ２２間、Ｔ３．・’ｒｓ２間、
Ｔ４．・Ｔ４２間、Ｔｌ、・Ｔｌ１２間で入力バッファ
の出力は不定となる。第１保持回路７では上記信号１１
．１２を受け、Ｔ２１・Ｔ２２間でクロック信号１２が
不定のため出力信号１６は不定であるが、Ｔ１．以降、
Ｔ２１・Ｔ２を間及び前後ともハイレベルであるため出
力信号１３はハイレベルとなる。次に入力クロック信号
１０がローレベルから再びハイレベルになると第４図に
示すように、Ｔ４＋・Ｔ４２間で保持「路の入力クロッ
ク信号１２は不定となる。したがって、Ｔ４１・Ｔ４２
間で、入力文ロック信号１２が不定のため、第１保持回
路７の出力信号１６は第４図斜線のように不定となる。
ち上がり、立ち下がり時間を考慮した図である。入力バ
ッファ５，６は例えば入力信号が、Ｏ，ＳＶ以下でロー
レベルの信号と、又、２．４Ｖ以上であればハイレベル
の信号と認識し、各々の入力信号に応じた出力信号を出
す。第４図に示すようにデータ入力信号９、クロック入
力信号１０の立ち上がり時間がゆ金やかな時、Ｏ，ＳＶ
から２．４Ｖの間、入カバッ２ア５，６は入力信号がハ
イレベルかローレベルかを検出することができない。そ
の結果、第４図１１．１２の斜線で示すように、Ｔ、１
・Ｔ１２間、Ｔ２．・Ｔ２２間、Ｔ３．・’ｒｓ２間、
Ｔ４．・Ｔ４２間、Ｔｌ、・Ｔｌ１２間で入力バッファ
の出力は不定となる。第１保持回路７では上記信号１１
．１２を受け、Ｔ２１・Ｔ２２間でクロック信号１２が
不定のため出力信号１６は不定であるが、Ｔ１．以降、
Ｔ２１・Ｔ２を間及び前後ともハイレベルであるため出
力信号１３はハイレベルとなる。次に入力クロック信号
１０がローレベルから再びハイレベルになると第４図に
示すように、Ｔ４＋・Ｔ４２間で保持「路の入力クロッ
ク信号１２は不定となる。したがって、Ｔ４１・Ｔ４２
間で、入力文ロック信号１２が不定のため、第１保持回
路７の出力信号１６は第４図斜線のように不定となる。
一方、第２保持回路８に於て、■入力クロック信号１２
がＴ２１・Ｔｔｔ間及び、Ｔ４１・Ｔ４２間で不定であ
る。■第２保持回路の入力信号（第１保持回路出力信号
１３）が、同じく、’ｒｔｔ・Ｔｌ３間及びＴ４１・Ｔ
４２間で不定である。の理由から第２保持回路出力信号
１４はＴ、１以降不定となる。
がＴ２１・Ｔｔｔ間及び、Ｔ４１・Ｔ４２間で不定であ
る。■第２保持回路の入力信号（第１保持回路出力信号
１３）が、同じく、’ｒｔｔ・Ｔｌ３間及びＴ４１・Ｔ
４２間で不定である。の理由から第２保持回路出力信号
１４はＴ、１以降不定となる。
このように、実際の信号波形を想定し、テストパターン
信号発生回路１の信号波形の立ち上がり、立ち下がり時
間を考慮して同相転送回路のＩＣ４の出力期待値を算出
すると、出力期待値は不定となる。すなわち、従来の同
相転送回路は出力が不定と言うことで、不良品の混入し
たＩＣ群の中から良品のＩＣのみを選別することができ
ないという欠点を有していた。
信号発生回路１の信号波形の立ち上がり、立ち下がり時
間を考慮して同相転送回路のＩＣ４の出力期待値を算出
すると、出力期待値は不定となる。すなわち、従来の同
相転送回路は出力が不定と言うことで、不良品の混入し
たＩＣ群の中から良品のＩＣのみを選別することができ
ないという欠点を有していた。
本発明の目的は従来技術の欠点をなくし、出力期待値が
算出でき、良品ＩＣの選別が可能な、ＩＣ化に適した同
相転送回路を提供することにある。
算出でき、良品ＩＣの選別が可能な、ＩＣ化に適した同
相転送回路を提供することにある。
上記目的を達成するために、各々の保持回路の入力クロ
ック信号を制御するゲート回路と、該ゲート回路を選択
制御するゲート制御回路を設け、上記ゲート回路を用い
て入力クロック信号を制御し、連続した保持回路に上記
人力クロック信号を振り分けて入力し、同時に入力クロ
ック信号が入らない回路構成としたものである。
ック信号を制御するゲート回路と、該ゲート回路を選択
制御するゲート制御回路を設け、上記ゲート回路を用い
て入力クロック信号を制御し、連続した保持回路に上記
人力クロック信号を振り分けて入力し、同時に入力クロ
ック信号が入らない回路構成としたものである。
以下、本発明を図面を用いて詳細に説明する。
第５図は本発明の一実施例を示したもので、第２図と同
一のものには同じ記号を付しである。
一のものには同じ記号を付しである。
第５図において、１５は第１保持回路７０入カクロック
信号２０を制御する第１ゲート回路、１６は第２保持回
路８０入カクロック信号２１を制御する第２ゲート回路
、１７は上記第１．第２ゲート回路１５．１６を選択制
御するゲート制御回路、１８は第１ゲート回路１５を制
御する第１制御信号、１９は第２ゲート回路１６を制御
する第２制御信号、２０ 、２１はそれぞれ第１．第２
保持回路７，８の入力クロック信号、２２は第１．第２
ゲート回路を選択制御するためのアドレス信号である。
信号２０を制御する第１ゲート回路、１６は第２保持回
路８０入カクロック信号２１を制御する第２ゲート回路
、１７は上記第１．第２ゲート回路１５．１６を選択制
御するゲート制御回路、１８は第１ゲート回路１５を制
御する第１制御信号、１９は第２ゲート回路１６を制御
する第２制御信号、２０ 、２１はそれぞれ第１．第２
保持回路７，８の入力クロック信号、２２は第１．第２
ゲート回路を選択制御するためのアドレス信号である。
第６図は上記ゲート制御回路１７の具体例であり、入力
バッファ２３ 、２４のみで構成される。本発明を上記
第５図、第６図、および第７図のタイミング図を用いて
説明する。
バッファ２３ 、２４のみで構成される。本発明を上記
第５図、第６図、および第７図のタイミング図を用いて
説明する。
従来技術の場合と同様に、データ入力信号９、クロック
入力信号１０の立ち上がり、立ち下がり時間を考慮する
と、入力バッファ５，６を介した第１保持回路の入力信
号１１、保持回路の入力クロック信号１２は斜線を付し
た期間（Ｔｏ ’ Ｔ□ｌ Ｔ、。
入力信号１０の立ち上がり、立ち下がり時間を考慮する
と、入力バッファ５，６を介した第１保持回路の入力信
号１１、保持回路の入力クロック信号１２は斜線を付し
た期間（Ｔｏ ’ Ｔ□ｌ Ｔ、。
・Ｔｔｔ ｒ Ｔｓｎ ” ’Ｌｔ ｒ Ｔ４１ ・Ｔ
４２ ＋ Ｔｌ１ｌ−Ｔｔｔ間）で不定となる。
４２ ＋ Ｔｌ１ｌ−Ｔｔｔ間）で不定となる。
上記、第１保持回路の入力信号１１は第１保持回路７の
データ入力信号であるが、入力クロック信号１２は直接
第１．第２保持回路７，８に入力されず、第１．第２ゲ
ート回路１５，１（Ｓに入力される。一方、第７図に示
すように保持回路の入力クロック信号１２が不定となる
前、すなわち’ｒ、ＰＬ前に、ゲート制御回路１７にア
ドレス信号２２のうちアドレス信号２２−αとしてハイ
レベル、２２−喜としてローレベルの信号を入力し、第
１制御信号１８をハイレベル、第２制御信号１９をロー
レベルとする。上記第１制御信号１８が）・イレベルの
間、第１ゲート回路１５は保持回路の入力クロック信号
１２を通過させ、その結果、第７図に示す第１保持回路
の入力クロック信号２０のみを出力する。したがって、
第１保持回路７において、Ｔ８．・Ｔ１１間で上記第１
゛保持回路の入力クロック信号２０が不定のため第１保
持回路７の出力信号１３は不定であるが、Ｔｌｆ以降、
Ｔ□・７２８間およびその前後とも入力信号１１がハイ
レベルであるため第１保持回路７の出力信号１３は第７
図に示すようにＴ、、以降ハイレベルとなる。一方、こ
の間、第２制御信号１９はローレベルであるため第２ゲ
ート回路１６はクロック信号１♀を阻止し、第２保持回
路８０入カクロック信号２１を出力しない。したがって
、第２保持回路８はクロック信号前のデータを保持して
おり、第７図に示すように、ローレベル信号を出力する
。
データ入力信号であるが、入力クロック信号１２は直接
第１．第２保持回路７，８に入力されず、第１．第２ゲ
ート回路１５，１（Ｓに入力される。一方、第７図に示
すように保持回路の入力クロック信号１２が不定となる
前、すなわち’ｒ、ＰＬ前に、ゲート制御回路１７にア
ドレス信号２２のうちアドレス信号２２−αとしてハイ
レベル、２２−喜としてローレベルの信号を入力し、第
１制御信号１８をハイレベル、第２制御信号１９をロー
レベルとする。上記第１制御信号１８が）・イレベルの
間、第１ゲート回路１５は保持回路の入力クロック信号
１２を通過させ、その結果、第７図に示す第１保持回路
の入力クロック信号２０のみを出力する。したがって、
第１保持回路７において、Ｔ８．・Ｔ１１間で上記第１
゛保持回路の入力クロック信号２０が不定のため第１保
持回路７の出力信号１３は不定であるが、Ｔｌｆ以降、
Ｔ□・７２８間およびその前後とも入力信号１１がハイ
レベルであるため第１保持回路７の出力信号１３は第７
図に示すようにＴ、、以降ハイレベルとなる。一方、こ
の間、第２制御信号１９はローレベルであるため第２ゲ
ート回路１６はクロック信号１♀を阻止し、第２保持回
路８０入カクロック信号２１を出力しない。したがって
、第２保持回路８はクロック信号前のデータを保持して
おり、第７図に示すように、ローレベル信号を出力する
。
次に、クロック入力信号１ｏがロニレベルカラ再びハイ
レベルになると、第７図に示すようにＴ４＋・１４２間
で保持回路の入力クロック信号１２は不定となる。上記
入力クロック信号１２は直接第１・第２保持回路７．８
に入力されず、第１．第２ゲート回路１５．１６に入力
される。一方、第７図に示すように、保持回路の入力ク
ロック信号１２が不定となる前、すなわちＴ８．以降Ｔ
４．以前に、ゲート制御回路１７にアドレス信号２２の
うちアドレス信号２２−αトＬテｌ＝−レベル、２２−
４ト１゜てハイレベルの信号を入力し、第１制御信号１
Ｂをローレベル、第２制御信号１９をハイレベルとする
。上記第２制御信号１９がノ・イレベルの間、第２ゲー
ト回路１６は保持回路の入力クロック信号１２を通過さ
せ、その結果、第７図に示す第２保持回路の入力クロッ
ク信号２１のみを出力する。
レベルになると、第７図に示すようにＴ４＋・１４２間
で保持回路の入力クロック信号１２は不定となる。上記
入力クロック信号１２は直接第１・第２保持回路７．８
に入力されず、第１．第２ゲート回路１５．１６に入力
される。一方、第７図に示すように、保持回路の入力ク
ロック信号１２が不定となる前、すなわちＴ８．以降Ｔ
４．以前に、ゲート制御回路１７にアドレス信号２２の
うちアドレス信号２２−αトＬテｌ＝−レベル、２２−
４ト１゜てハイレベルの信号を入力し、第１制御信号１
Ｂをローレベル、第２制御信号１９をハイレベルとする
。上記第２制御信号１９がノ・イレベルの間、第２ゲー
ト回路１６は保持回路の入力クロック信号１２を通過さ
せ、その結果、第７図に示す第２保持回路の入力クロッ
ク信号２１のみを出力する。
また、この間、第１制御信号１８はローレベルであるた
め、第１ゲート回路１５は入力クロック信号１２を阻止
する。したがって、第１保持回路７ではＴ４＋・Ｔ４１
間でも出力は変化せずハイレベルを保持する。また、第
２保持回路８において、Ｔ４゜・１４２間では上記第２
保持回路の入力クロック信号２１が不定であるため、第
２保持回路の出力信号１４は不定である。しかし、デー
タの入力信号である第１保持回路の出力信号１３はＴ４
１ ” Ｔ４１間およびその前後ともハイレベルである
ため、第２保持回路の出力信号１４は、第７図に示すよ
うにＴ４□でハイレベルとなる。
め、第１ゲート回路１５は入力クロック信号１２を阻止
する。したがって、第１保持回路７ではＴ４＋・Ｔ４１
間でも出力は変化せずハイレベルを保持する。また、第
２保持回路８において、Ｔ４゜・１４２間では上記第２
保持回路の入力クロック信号２１が不定であるため、第
２保持回路の出力信号１４は不定である。しかし、デー
タの入力信号である第１保持回路の出力信号１３はＴ４
１ ” Ｔ４１間およびその前後ともハイレベルである
ため、第２保持回路の出力信号１４は、第７図に示すよ
うにＴ４□でハイレベルとなる。
このように、実際の信号波形を想定し、テストパターン
信号発生回路１の信号波形の立ち上がり、立ち下がり時
間を考慮して同相転送回路の出力期待値を算出すると、
第７図に示すように正しく出力期待値が得られる。すな
わち、ＩＣ４に第７図のデータ入力信号９、クロック入
力信号１０およびアドレス信号２２−α、２２−４を入
力することによって出力信号１４が得られ、これらの入
出力信号を用いて良品のＩＣのみを選別することができ
る。尚、アドレス信号２２−１．２２４を共にハイレベ
ルに保つ事でＩＣの選別ではなく、通常動作である同相
転送が可能な事は言うまでもない。
信号発生回路１の信号波形の立ち上がり、立ち下がり時
間を考慮して同相転送回路の出力期待値を算出すると、
第７図に示すように正しく出力期待値が得られる。すな
わち、ＩＣ４に第７図のデータ入力信号９、クロック入
力信号１０およびアドレス信号２２−α、２２−４を入
力することによって出力信号１４が得られ、これらの入
出力信号を用いて良品のＩＣのみを選別することができ
る。尚、アドレス信号２２−１．２２４を共にハイレベ
ルに保つ事でＩＣの選別ではなく、通常動作である同相
転送が可能な事は言うまでもない。
さらに、第８図に本発明を用いた他の実施例を示す。第
５図と同様に同一のものには同じ記号を伺しである。第
５図では保持回路を２ヶ用いた例であったが、第８図で
は４段の同相転送回路であり、第６．第４の保持回路２
５・２６ 、第３、第４のゲート回路２７・２８．およ
びこれら第１〜第４ゲート回路を各々個別に選択制御す
るゲート制御回路２９を付加したものである。ゲート制
御回路２９からの制御信号３０．５１．３２．３３によ
って第１〜第４ゲート回路のいずれか一つが選択され、
結果、入力クロック信号１２は第１〜第４保持回路のう
ちいずれか一つにのみ入力される。したが゛って、前述
の実施例で示したように、出力信号が不定となることは
なく、第８図の実施例においても正しく出力期待値を得
ることができる。
５図と同様に同一のものには同じ記号を伺しである。第
５図では保持回路を２ヶ用いた例であったが、第８図で
は４段の同相転送回路であり、第６．第４の保持回路２
５・２６ 、第３、第４のゲート回路２７・２８．およ
びこれら第１〜第４ゲート回路を各々個別に選択制御す
るゲート制御回路２９を付加したものである。ゲート制
御回路２９からの制御信号３０．５１．３２．３３によ
って第１〜第４ゲート回路のいずれか一つが選択され、
結果、入力クロック信号１２は第１〜第４保持回路のう
ちいずれか一つにのみ入力される。したが゛って、前述
の実施例で示したように、出力信号が不定となることは
なく、第８図の実施例においても正しく出力期待値を得
ることができる。
さらに、第９図に本発明を用いたもう一つの実施例を示
す。第５図、第８図と同様、同一のものには同じ記号を
付しである。第８図では第１〜第４ゲート回路として４
ケのゲート回路を用いた例であるが、第９図で畔ゲート
回路を２ヶ用い、第１ゲート回路１５の出力信号である
保持回路人力クロック信号２０を第１．第６保持回路７
．２５に、第２ゲート回路１６の出力信号である保持回
路入力クロック信号２１を第２．第４保持回路８，２６
に入力したものである。ゲート制御回路１７によって第
１ゲート回路が選択されると入力クロック信号１２は第
１ゲート回路１５を介して第１．第５保持回路７，２５
にのみ入力され、また、第２ゲート回路１６が選択され
ると入力クロック信号１２は第２ゲート回路１６を介し
て第２゜第４保持回路８，２６に入力される。したがっ
て、第２．第４保持回路８，２６にクロック信号２１が
入力された時、上記保持回路のデータ入力である第１．
第３保持回路の出力は変化せずノ・イレベルもしくはロ
ーレベルを保持しているため、第２．第４保持回路８，
２６にデータ転送が行なわれる′。また逆に第１．第６
保持回路にクロック信号２０が入力された時第２．第、
４保持回路は先の値を保持しているため、第１．第３保
持回路７．２５にデータ転送が行なわれる。したがって
、第５図の実施例で示したように、出力信号が不定とな
ることはなく、第９図の実施例においても正しく出力期
待値を得ることかできる。
す。第５図、第８図と同様、同一のものには同じ記号を
付しである。第８図では第１〜第４ゲート回路として４
ケのゲート回路を用いた例であるが、第９図で畔ゲート
回路を２ヶ用い、第１ゲート回路１５の出力信号である
保持回路人力クロック信号２０を第１．第６保持回路７
．２５に、第２ゲート回路１６の出力信号である保持回
路入力クロック信号２１を第２．第４保持回路８，２６
に入力したものである。ゲート制御回路１７によって第
１ゲート回路が選択されると入力クロック信号１２は第
１ゲート回路１５を介して第１．第５保持回路７，２５
にのみ入力され、また、第２ゲート回路１６が選択され
ると入力クロック信号１２は第２ゲート回路１６を介し
て第２゜第４保持回路８，２６に入力される。したがっ
て、第２．第４保持回路８，２６にクロック信号２１が
入力された時、上記保持回路のデータ入力である第１．
第３保持回路の出力は変化せずノ・イレベルもしくはロ
ーレベルを保持しているため、第２．第４保持回路８，
２６にデータ転送が行なわれる′。また逆に第１．第６
保持回路にクロック信号２０が入力された時第２．第、
４保持回路は先の値を保持しているため、第１．第３保
持回路７．２５にデータ転送が行なわれる。したがって
、第５図の実施例で示したように、出力信号が不定とな
ることはなく、第９図の実施例においても正しく出力期
待値を得ることかできる。
要は、ゲート回路を用いて相隣接する保持回路とは異な
る位相で入力クロック信号を複数の保持回路に入力すれ
ば良いのである。
る位相で入力クロック信号を複数の保持回路に入力すれ
ば良いのである。
以上述べた様に、本発明によれば、複数の保持回路で構
成される同相転送回路において、保 −持回路に入力す
るクロッ、り信号をゲート回路な崩いて選択制御するこ
とによって、ＩＣテスタの立ち上がり、立ち下がり時間
を考慮した出力期待値を算出した場合であっても正しい
出力期待値が得られ、その結果、上記ＩＣテスタを用い
て良品のＩＣを選別することが可能となる。
成される同相転送回路において、保 −持回路に入力す
るクロッ、り信号をゲート回路な崩いて選択制御するこ
とによって、ＩＣテスタの立ち上がり、立ち下がり時間
を考慮した出力期待値を算出した場合であっても正しい
出力期待値が得られ、その結果、上記ＩＣテスタを用い
て良品のＩＣを選別することが可能となる。
第１図はＩＣ選別方法の説明図、第２図は従来技術によ
る同相転送回路図、第６図は理想的な波形を想定したタ
イミング図、第４図は実波形のタイミング図、第５図は
本発明による同相転送回路図、第６図はゲート制御回路
の具体例の部分回路図、第７図は第５図の説明のための
タイミング図、第８図は本発明による他の同相転送回路
図、第９図は本発明による他の実施例の同相転送回路図
である。
る同相転送回路図、第６図は理想的な波形を想定したタ
イミング図、第４図は実波形のタイミング図、第５図は
本発明による同相転送回路図、第６図はゲート制御回路
の具体例の部分回路図、第７図は第５図の説明のための
タイミング図、第８図は本発明による他の同相転送回路
図、第９図は本発明による他の実施例の同相転送回路図
である。
Claims (1)
- １、複数の保持回路で構成されクロック信号に同期して
データの転送を行なう同相転送回路において、上記クロ
ック信号を上記複数の保持回路に入力するか否かを制御
する複数のゲート回路と、該複数のゲート回路を群ある
いは個別に制御するゲート制御回路を設け、該ゲート制
御回路の出力に応じて上記ゲート回路を制御し、前記ク
ロック信号を保持回路に入力するか否かを制御すること
を特徴とする同相転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59133106A JPS6113165A (ja) | 1984-06-29 | 1984-06-29 | 同相転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59133106A JPS6113165A (ja) | 1984-06-29 | 1984-06-29 | 同相転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6113165A true JPS6113165A (ja) | 1986-01-21 |
Family
ID=15096953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59133106A Pending JPS6113165A (ja) | 1984-06-29 | 1984-06-29 | 同相転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103513176A (zh) * | 2012-06-21 | 2014-01-15 | 和硕联合科技股份有限公司 | 测试主板的屏蔽电路及其屏蔽方法 |
-
1984
- 1984-06-29 JP JP59133106A patent/JPS6113165A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103513176A (zh) * | 2012-06-21 | 2014-01-15 | 和硕联合科技股份有限公司 | 测试主板的屏蔽电路及其屏蔽方法 |
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