JPS61132884A - 論理回路試験装置 - Google Patents
論理回路試験装置Info
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- JPS61132884A JPS61132884A JP59253996A JP25399684A JPS61132884A JP S61132884 A JPS61132884 A JP S61132884A JP 59253996 A JP59253996 A JP 59253996A JP 25399684 A JP25399684 A JP 25399684A JP S61132884 A JPS61132884 A JP S61132884A
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- G01R31/3181—Functional testing
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- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理回路試験装置に用いる友めの各種の＋１
１哩波形を生成するための論理波形生成回路に関する。
１哩波形を生成するための論理波形生成回路に関する。
論理回路の機能試験を行う場合、被６Ｉ１１定論理回路
にはＮＲＺ （ｊＪｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚ＠ｒ
ｏ）波形、 ＲＺ（Ｒｅｔｕｒｎ−ｔｎ−Ｚｅｒｏ）波
形又はＮＲＺとＲＺとの排他的ｄＩｌ理和（ｇｏａ）波
形等各種の論理波形を印７１０して試験する心安がある
。この几めの論理波形を生成する几めの従来の！４波形
生成回路は、生成ちれる論理波形の立ち上り、立ち下り
の各変化点の時刻を、個別に設けられた８１４ｍ用達ｆ
、素子を用いて、個別にｖＩ４整するものが矧られてい
る（例えば特開昭５７−１１１４７０号公報）、 この従来の７ｉ埋波形生成回路によれば、正確なタイミ
ングの論理波形が生成されるが、論理波形生成回路は論
理回路試験装置のチャンネル数と同数必要である。この
几め、多チャンネルの論理回路試験装置に用いた場合に
は、ａｌｌ！整用遅延素子等の部品数が増えると共に２
．それに伴なって調整工数の増大を招くと度う間魂点が
ある。
にはＮＲＺ （ｊＪｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚ＠ｒ
ｏ）波形、 ＲＺ（Ｒｅｔｕｒｎ−ｔｎ−Ｚｅｒｏ）波
形又はＮＲＺとＲＺとの排他的ｄＩｌ理和（ｇｏａ）波
形等各種の論理波形を印７１０して試験する心安がある
。この几めの論理波形を生成する几めの従来の！４波形
生成回路は、生成ちれる論理波形の立ち上り、立ち下り
の各変化点の時刻を、個別に設けられた８１４ｍ用達ｆ
、素子を用いて、個別にｖＩ４整するものが矧られてい
る（例えば特開昭５７−１１１４７０号公報）、 この従来の７ｉ埋波形生成回路によれば、正確なタイミ
ングの論理波形が生成されるが、論理波形生成回路は論
理回路試験装置のチャンネル数と同数必要である。この
几め、多チャンネルの論理回路試験装置に用いた場合に
は、ａｌｌ！整用遅延素子等の部品数が増えると共に２
．それに伴なって調整工数の増大を招くと度う間魂点が
ある。
本発明の目的は、上記した点に鑑み、正確な論理波形を
調整用の遅延素子を用いずに得られる論理波形生成回路
を提供することにある。
調整用の遅延素子を用いずに得られる論理波形生成回路
を提供することにある。
上記し九目的を達成する友めに、本発明の論理波形生成
回路は、外部から同期的に入力されるデータ発生用のデ
ータと制御データとに基づき所定のデータをノ４ラレル
に発生するデータ発生回路と、該データ発生回路からの
データを受けて制−データに応じ友必要な処理を施して
出力する論理データ供給回路と、外部からの独豆し友駆
動りロックＬリロード・シフト制御信号と論理和駆動ク
ロックを作成するタイミング制御回路と、タイミング制
御回路からのロード・シフト制御信号及び論理和駆動ク
ロックとにＬリシフトデータ供給回路か・らの／４ラレ
ルデータがプリセットされ北上、シリアルに読み出され
るシフトレジスタとにより構成し九ことを特徴とするう 〔発明の実施例〕 以下、本発明の論理波形生成回路の一実施例を、添付図
面を参照して説明する。
回路は、外部から同期的に入力されるデータ発生用のデ
ータと制御データとに基づき所定のデータをノ４ラレル
に発生するデータ発生回路と、該データ発生回路からの
データを受けて制−データに応じ友必要な処理を施して
出力する論理データ供給回路と、外部からの独豆し友駆
動りロックＬリロード・シフト制御信号と論理和駆動ク
ロックを作成するタイミング制御回路と、タイミング制
御回路からのロード・シフト制御信号及び論理和駆動ク
ロックとにＬリシフトデータ供給回路か・らの／４ラレ
ルデータがプリセットされ北上、シリアルに読み出され
るシフトレジスタとにより構成し九ことを特徴とするう 〔発明の実施例〕 以下、本発明の論理波形生成回路の一実施例を、添付図
面を参照して説明する。
第１図は、本発明の一実施例の論理波形生成回路を示す
。この回路は、データ発生回路１０３．シフトデータ供
給回路１０１．タイミング制御回路１０２、シフトレジ
スタ１０４とより構成されているうデータ発生回路１０
３は、生成する論理波形の極性及び形状を指定する１１
１１壇データの入力端子１１３とαピットの制御データ
の入力端子１１２が備わっていて、両端子１１２ 、１
１３からのデータをデコードしてシフトデータ供給回路
１０１に出力される。
。この回路は、データ発生回路１０３．シフトデータ供
給回路１０１．タイミング制御回路１０２、シフトレジ
スタ１０４とより構成されているうデータ発生回路１０
３は、生成する論理波形の極性及び形状を指定する１１
１１壇データの入力端子１１３とαピットの制御データ
の入力端子１１２が備わっていて、両端子１１２ 、１
１３からのデータをデコードしてシフトデータ供給回路
１０１に出力される。
シフトデータ供給回路１０１は、Ｄフリラグフロッグ１
０６ 、１０７ 、１０８ Ｃ以下Ｄ−ＦＦと略す）と
セレクタ１０５とで構成され１，７各Ｄ−ＦＦＩＱ５〜
１０８には基本周期クロック１２１がクロックとして入
力ちれる。データ発生回路１０３からの３ビツトのデー
タは、Ｄ−Ｆ’Ｆ１０７ 、１０８には信号線１１９
、１２０を通じて直接人力し、Ｄ−ＦＦ’ｌＱ５にはセ
レクタ１０５から信号線１１８を通じて入力する。セレ
クタ１０５は、信号線１１４を通じてデータ発生回路１
０３からデータ選択信号が送られ、該選択信号により、
データ発生回路１０３からの信号線１１５を通じて供給
されるデータか、或いは信号線１２５を通じてＤ−Ｆ’
Ｆ１０８からのデータか、いずれかを選択して信号線１
１８によりＤ −Ｆ’Ｆ１０６ Ｋ送るものである。
０６ 、１０７ 、１０８ Ｃ以下Ｄ−ＦＦと略す）と
セレクタ１０５とで構成され１，７各Ｄ−ＦＦＩＱ５〜
１０８には基本周期クロック１２１がクロックとして入
力ちれる。データ発生回路１０３からの３ビツトのデー
タは、Ｄ−Ｆ’Ｆ１０７ 、１０８には信号線１１９
、１２０を通じて直接人力し、Ｄ−ＦＦ’ｌＱ５にはセ
レクタ１０５から信号線１１８を通じて入力する。セレ
クタ１０５は、信号線１１４を通じてデータ発生回路１
０３からデータ選択信号が送られ、該選択信号により、
データ発生回路１０３からの信号線１１５を通じて供給
されるデータか、或いは信号線１２５を通じてＤ−Ｆ’
Ｆ１０８からのデータか、いずれかを選択して信号線１
１８によりＤ −Ｆ’Ｆ１０６ Ｋ送るものである。
タイミング制御回路１０２は、モード制御器１０９とオ
アゲート１１０と遅延線１１１とで構成され、３本のク
ロック入力線１２６ 、１２７ 、１２８がそれぞれモ
ード制御器１０９とオアゲート１１０に接続される。
アゲート１１０と遅延線１１１とで構成され、３本のク
ロック入力線１２６ 、１２７ 、１２８がそれぞれモ
ード制御器１０９とオアゲート１１０に接続される。
即ち、３つのクロックがそれぞれに入力嘔れるものであ
る。し九がって、オアｆｆ−）１１０からは３つのクロ
ック入力が論理和されたうえ出力嘔れ、論理相場れたク
ロックは更に遅延ＩＩＩ！１１１を介し出力嘔れるもの
となっている。
る。し九がって、オアｆｆ−）１１０からは３つのクロ
ック入力が論理和されたうえ出力嘔れ、論理相場れたク
ロックは更に遅延ＩＩＩ！１１１を介し出力嘔れるもの
となっている。
シフトレジスタ１０４には前記シフトデータ供給回路１
０１の各Ｄ−ＦＦ’１０６ 、１０７ 、１０８からの
出力が、それぞれ信号線１２２ 、１２３ 、１２４を
介し入力嘔れるようになっている、また、タイミング制
御回路１０２側からは前記モード制御器１０９からシフ
トレジスタ動作制御信号が信号線１２９を介して入力嘔
れ、遅延線１１１から論理和されたクロックが信号線１
３０を介して入力されるようになっている。
０１の各Ｄ−ＦＦ’１０６ 、１０７ 、１０８からの
出力が、それぞれ信号線１２２ 、１２３ 、１２４を
介し入力嘔れるようになっている、また、タイミング制
御回路１０２側からは前記モード制御器１０９からシフ
トレジスタ動作制御信号が信号線１２９を介して入力嘔
れ、遅延線１１１から論理和されたクロックが信号線１
３０を介して入力されるようになっている。
モード制御器１０９からのシフトレジスタ動作制御信号
はシフトレジスタ１０４のプリセットとシフトとの２つ
の動作を制御するものであり、生成波形種類に係わらず
、基本周期内で前記クロック入力線１２６〜１２８から
入力される３つのクロックに同期して、プリセット→シ
フト→シフトの順にシフトレジスタ１０４の動作を制御
する。そしてシフトレジスタ１０４からはプリセット嘔
れたデータがシリアルに出力されることによって生成波
形出力１３１が得られるものである。
はシフトレジスタ１０４のプリセットとシフトとの２つ
の動作を制御するものであり、生成波形種類に係わらず
、基本周期内で前記クロック入力線１２６〜１２８から
入力される３つのクロックに同期して、プリセット→シ
フト→シフトの順にシフトレジスタ１０４の動作を制御
する。そしてシフトレジスタ１０４からはプリセット嘔
れたデータがシリアルに出力されることによって生成波
形出力１３１が得られるものである。
以上の回路構成よりなり、データ発生回路１０３↓り出
力されるデータは、例えば第２図及び第３図に示すよう
に、ＮＲＺｉ形、ＲＺ波形、ＩＯＲ波形の３種類の場合
とする。第２図及び第３図中で（×）はＤｏｎ’ｔ Ｃ
ａｒｅを示し０または１のいずれでもよく、（Ｑｎ ）
は信号線１２４を通じてシフトレジスタ１０４の最上位
ピットに入力嘔れるデータの論理値である。
力されるデータは、例えば第２図及び第３図に示すよう
に、ＮＲＺｉ形、ＲＺ波形、ＩＯＲ波形の３種類の場合
とする。第２図及び第３図中で（×）はＤｏｎ’ｔ Ｃ
ａｒｅを示し０または１のいずれでもよく、（Ｑｎ ）
は信号線１２４を通じてシフトレジスタ１０４の最上位
ピットに入力嘔れるデータの論理値である。
ここで、正極性ＲＺ波形、負極性ＲＺ波形を生成する場
合を例にして、第４図のタイムチャートラ参照して、動
作を説明する。なお、正極性認波形、負極性ＲＺ波形は
、それぞれ端子１１３工り供給される論理データが１の
場合及びＯの場合のＲＺ波形である。端子１０３からの
論理データ信号人は、基本周期毎に論理値が変化する。
合を例にして、第４図のタイムチャートラ参照して、動
作を説明する。なお、正極性認波形、負極性ＲＺ波形は
、それぞれ端子１１３工り供給される論理データが１の
場合及びＯの場合のＲＺ波形である。端子１０３からの
論理データ信号人は、基本周期毎に論理値が変化する。
ＲＺ波形を生成する場合、第３図に示すように、シフト
データ選択信号Ｂ（信号線１１４を伝わる〕は、常に信
号線１２５側を選択している友め、例えば常にＨＩＧＨ
状態となる。そして、 Ｄ−ＦＦ１０６ 、１０７ 、
ｉ０８に入力嘔れるデータ、即ち信号線１１８ 、１
１９ 、１２０を伝わるデータは、それぞれデータＣ、
Ｄ 、Ｉとなる。データＣ、Ｄ 、Ｉを、クロック人力
１２１ ！ ９人力嘔れる基本周期クコツクＦでサンブ
リングしｔ出力が、それぞれ信号１１！１２２ ｔ−伝
わるデータ゛Ｇ。
データ選択信号Ｂ（信号線１１４を伝わる〕は、常に信
号線１２５側を選択している友め、例えば常にＨＩＧＨ
状態となる。そして、 Ｄ−ＦＦ１０６ 、１０７ 、
ｉ０８に入力嘔れるデータ、即ち信号線１１８ 、１
１９ 、１２０を伝わるデータは、それぞれデータＣ、
Ｄ 、Ｉとなる。データＣ、Ｄ 、Ｉを、クロック人力
１２１ ！ ９人力嘔れる基本周期クコツクＦでサンブ
リングしｔ出力が、それぞれ信号１１！１２２ ｔ−伝
わるデータ゛Ｇ。
信号線１２３を伝わるデータ上９信号線１２４を伝わる
データエとなり、シフトレジスタ１０４に供給される。
データエとなり、シフトレジスタ１０４に供給される。
・
一方、クロック入力１２６ 、１２７ 、１２８から入
力嘔れるクロックは、それぞれデータＪ 、Ｋ 、Ｌと
なつて供給され、タイミング制御回路１０２でシフトレ
ジスタ動作制御信号Ｍ及びシフトレジスタクロックＮが
作成される。なお、シフトレジスタ動作制御信号Ｍにお
いて示すＰはプリセットモード。
力嘔れるクロックは、それぞれデータＪ 、Ｋ 、Ｌと
なつて供給され、タイミング制御回路１０２でシフトレ
ジスタ動作制御信号Ｍ及びシフトレジスタクロックＮが
作成される。なお、シフトレジスタ動作制御信号Ｍにお
いて示すＰはプリセットモード。
Ｓはシフトモードである。このシフトレジスタ動作制御
信号Ｍ及びシフトレジスタクロックＮに工９、シフトレ
ジスタ１０４の各ビットのデータが出力され、第４図に
示すように、生成波形出力１３１からＲＺ波形６が得ら
れる、 以上のようにしてＲ２ｒＩｌ形σが得られることにより
、生成波形のタイミング精度を決定するタイミング制御
回路１０２からのシフトレジスタ動作制御信号Ｍは、波
形種類に係わらず一定なので、正確なタイミングの論理
波形が遅延素子を用いることなく行なえる。
信号Ｍ及びシフトレジスタクロックＮに工９、シフトレ
ジスタ１０４の各ビットのデータが出力され、第４図に
示すように、生成波形出力１３１からＲＺ波形６が得ら
れる、 以上のようにしてＲ２ｒＩｌ形σが得られることにより
、生成波形のタイミング精度を決定するタイミング制御
回路１０２からのシフトレジスタ動作制御信号Ｍは、波
形種類に係わらず一定なので、正確なタイミングの論理
波形が遅延素子を用いることなく行なえる。
以上の実施例より明らかなようＫ、本発明にＬ 。
る論理波形生成回路によると、生成する論理波形の種類
によらず一定な制御信号と論理相場れ几駆動クロックを
作成するタイミング制御回路でシフトレジスタを制御す
ることＫより、駆動クロックの通過経路が波形種類に係
わらず一定で、タイミング調整用の遅延素子等を用いず
に正確な論理波形を得ることが出来る。この几め、遅延
素子等を設けた場合のハードウェア量の増大及び調整工
数の増大を防ぐことが出来る。
によらず一定な制御信号と論理相場れ几駆動クロックを
作成するタイミング制御回路でシフトレジスタを制御す
ることＫより、駆動クロックの通過経路が波形種類に係
わらず一定で、タイミング調整用の遅延素子等を用いず
に正確な論理波形を得ることが出来る。この几め、遅延
素子等を設けた場合のハードウェア量の増大及び調整工
数の増大を防ぐことが出来る。
添付図面は、本発明の一実施例による論理波形生成回路
を示し、第１図は論理回路図、第２図及び第３図は各’
ｆａ埋波形を得るための条件を示す図、第４図はＲＺ波
形出力時のタイムチャートである。 １０１・・・シフトデータ供給回路、１０２・・・タイ
ミング制御回路、１０３・・・データ発生回路、１０４
・・・シフトレジスタ、１０９・・・モード制御器、１
１０・・・ｙ−ト、１１１・・・遅延線、１２１・・・
基本クロック人力、１３１・・・生成波形出力。 代理人 弁理士 秋 本 正 実第２図 第３図
を示し、第１図は論理回路図、第２図及び第３図は各’
ｆａ埋波形を得るための条件を示す図、第４図はＲＺ波
形出力時のタイムチャートである。 １０１・・・シフトデータ供給回路、１０２・・・タイ
ミング制御回路、１０３・・・データ発生回路、１０４
・・・シフトレジスタ、１０９・・・モード制御器、１
１０・・・ｙ−ト、１１１・・・遅延線、１２１・・・
基本クロック人力、１３１・・・生成波形出力。 代理人 弁理士 秋 本 正 実第２図 第３図
Claims (1)
- 外部から同期的に入力されるデータ発生用のデータと制
御データとに基づき所定のデータをパラレルに発生する
データ発生回路と、該データ発生回路からのデータを受
けて制御データに応じた必要な処理を施して出力する処
理データ供給回路と、外部からの独立した駆動クロック
よりロード・シフト制御信号と論理和駆動クロックを作
成するタイミング制御回路と、タイミング制御回路から
のロード・シフト制御信号及び論理和駆動クロックとに
よりシフトデータ供給回路からのパラレルデータがプリ
セットされた上、シリアルに読み出されるシフトレジス
タとにより構成される論理波形生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253996A JPH073457B2 (ja) | 1984-12-03 | 1984-12-03 | 論理回路試験装置 |
| US06/804,069 US4755758A (en) | 1984-12-03 | 1985-12-03 | Wave formatter for a logic circuit testing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253996A JPH073457B2 (ja) | 1984-12-03 | 1984-12-03 | 論理回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61132884A true JPS61132884A (ja) | 1986-06-20 |
| JPH073457B2 JPH073457B2 (ja) | 1995-01-18 |
Family
ID=17258811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59253996A Expired - Lifetime JPH073457B2 (ja) | 1984-12-03 | 1984-12-03 | 論理回路試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4755758A (ja) |
| JP (1) | JPH073457B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04366779A (ja) * | 1990-12-28 | 1992-12-18 | Internatl Business Mach Corp <Ibm> | パルス発生装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5220201A (en) * | 1990-06-26 | 1993-06-15 | Canon Kabushiki Kaisha | Phase-locked signal generator |
| US5333154A (en) * | 1992-03-02 | 1994-07-26 | Tektronix, Inc. | Digital data generation system including programmable dominance latch |
| US5867050A (en) * | 1995-12-28 | 1999-02-02 | Ando Electric Co., Ltd. | Timing generator circuit |
| US7216281B2 (en) * | 2004-09-29 | 2007-05-08 | Advantest Corp. | Format control circuit and semiconductor test device |
-
1984
- 1984-12-03 JP JP59253996A patent/JPH073457B2/ja not_active Expired - Lifetime
-
1985
- 1985-12-03 US US06/804,069 patent/US4755758A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04366779A (ja) * | 1990-12-28 | 1992-12-18 | Internatl Business Mach Corp <Ibm> | パルス発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4755758A (en) | 1988-07-05 |
| JPH073457B2 (ja) | 1995-01-18 |
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