JPH04366779A - パルス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、非常に高い精度を有
する相次ぐインターバルの期間に所定の時間関係のパル
スを発生するプログラム制御されるパルス発生装置に関
する。

【従来の技術】

【０００２】この種のパルス列は、メインメモリ或いは
バッファをアドレスしたり、特にディジタル回路のメモ
リ製品（メモリ及び関連するバッファ）をテストするの
に使われたり等コンピュータ制御手段に必要とされる。

【０００３】メモリ製品は、これらに所定のパルスパタ
ーンを入力することによりテストされる。これらのパル
スパターン入力に対する応答は記憶され、そして期待値
（理論上の）と比較される。この比較結果は、メモリ製
品が所望の動作をしているかどうか、ある点にエラーが
発生しているかどうかを示している。

【０００４】発生されるパルス列はメモリ製品の仕様に
依存している。そのような値（理論上の）に基づいて、
必要なパルス列がパルス発生器により発生される。

【０００５】最適テストのためには、テストされる製品
に接続される事象に応じてパルス列を取り替えることが
必要になることがあることを考慮する必要がある。これ
は、そのような事象に続いて、最初のパルス列を他のも
のと取り替える必要があることを意味する。

【０００６】従来では、そのようなパルス列の時間分解
能及び正確さは、これらの発生回路に利用可能な回路及
び技術や速度により制限されている。

【０００７】図１４はテスト信号発生の状態を示す簡略
化したブロック図である。

【０００８】図に示すように、テスト信号は、テスト信
号フォーマット特定ハードウェア回路１−１でデータ及
び時間発生信号から発生される。これらのテスト信号は
テストされる製品１−２に入力される。

【０００９】種々のタイプのテスト信号がある。テスト
される製品は、相違するライン上のテスト信号を受信す
る。メモリのテストのために、例えば以下のようなテス
ト信号ラインが備えられる。それは、

【００１０】アドレスラインと、アドレスされるメモリ
位置に情報が書き込まれる所の書き込みラインと、アド
レスされるメモリ位置から情報が読み出される所の読み
出しラインと、アドレスされるメモリ位置に書き込まれ
る情報が所定のものとされる所の書き込み情報（ＤＡＴ
Ａ　　ＩＮ）を書き込むためのデータラインと、アドレ
スされるメモリ位置から読み出される情報を運ぶ情報（
ＤＡＴＡ　　ＯＵＴ）を読み出すためのデータラインで
ある。

【００１１】図１５は従来技術のテストシステムの概略
ブロック図であり、これによりデータ信号及びタイミン
グ信号の発生について考察する。このテストシステムは
、テスト信号パターンを発生するために動作する。それ
は、処理回路１−４に接続されるタイムインターバル発
生器１−３を含む。この処理回路は、データ信号処理回
路１−５でデータ信号を発生するために、また、タイマ
１−６でタイミング信号を発生するために、そして、フ
ォーマット回路１−７（図１参照）をプログラム制御す
るために、データを供給する。信号処理回路１−５の前
には、信号処理回路１−５へのオペレーションコードを
有する信号処理プログラムメモリＳＰＰＳ１−８が配置
されている。タイマ１−６の前には、特定のタイムイン
ターバル期間のタイミング信号に対する時間値を有する
タイマメモリ１−９が配置されている。フォーマット回
路はデータ信号及びタイミング信号を組み合わせ、テス
ト信号フォーマットをデータ信号に割り当てる。タイマ
１−３及び処理回路１−４の例は、ドイツ特許ＤＥ２７
４６７４３号及びドイツ特許ＤＥ２８７９７０９号に記
載されている。（後者の特許の主題は、前者の特許の改
良の構成である。）タイマ１−６の詳細は、ヨーロッパ
特許００４２９６１号及びヨーロッパ特許０１２８２２
８号に記載されている。（後者の特許の手段は、前者の
特許の改良の構成である。）

【００１２】この技術によると、信号処理回路は、もし
アドレス発生のためだけに用いるのなら２進数の同期カ
ウンタとすることができ、また、より複雑なデータ信号
カーブの場合には、算術論理回路とすることができる。 言い換えると、アドレスＸＸからアドレスＹＹにするに
は、２進のインクリメント若しくはデクリメント、又は
冗長なカウントステップを減らした論理アドレス分岐を
使うことができる。

【００１３】従来技術のフォーマット回路（１−７）の
本質的な欠点は、許容範囲内に時間の不正確さを補正で
きないということである。テストされる製品のサイクル
タイムはどんどん短くなっており、「より高速な」テス
トシステムが必要とされる。しかしながら、このような
技術的進歩の結果として「より高速な」な構成要素が作
られるとしても、利用可能なテストシステムは必要とさ
れる精度の標準に達しない。特に、テストシステムで知
られている不可欠の回路関係の構成要素又は構成要素群
は相違する信号経路及び相違する遅延を有しており、時
間の不正確さを招く。

【００１４】（例：出願人の内部で使用しているテスト
システムは、入力と出力との間で相違する信号遅延を有
するＸＯＲ回路や、セット入力リセット入力及びクロッ
ク入力を備えたフリップフロップを含む。）

【００１５
】これらの不利益は、２個又は複数の「より遅い」信号
列をインターリーブ又は配列しても解決できない。これ
は、上述のＸＯＲ回路を再び必要とするからである。

【００１６】周知のインターリーブ回路の設計では、実
時間モードで同一極性の信号を組み合わせることしかで
きない。

【００１７】これは、インターリーブ実時間テストモー
ドでの機能的な限界をもたらす。

【００１８】

【発明が解決しようとする課題】したがって、この発明
の目的は、メモリ及びディジタル回路のように「より高
速」な製品のテストに適用でき、然もより正確であり、
そしてインターリーブ実時間モードで選択可能なテスト
信号フォーマットに広く適用できる、特にテスト用のパ
ルス発生装置を提供することである。この発明の他の目
的は、特にコンピュータ制御手段のためのデータ及びタ
イミング信号から高精度の時間の正確さのディジタル制
御信号を発生することにある。

【００１９】

【実施例】最初に、この発明がより容易に理解されるよ
うに、テスト信号、データ信号及びタイミング信号の相
互作用並びにテスト信号フォーマット（図３）を説明す
る。テスト信号、データ信号及びタイミング信号の例に
ついては、図２を参照して説明する。

【００２０】製品のテスト条件に従って、テスト信号は
個々のパルスインターバル（以下、サイクルとして参照
される）の間のカーブを定める特定のフォーマットを有
するようにしなければならない。テスト信号のフォーマ
ットの詳細は図３を参照して説明する。

【００２１】従来の技術によると、要求される各テスト
信号フォーマットに対してテスト信号フォーマット特定
ハードウェア１−１（図１４）を設ける必要があった。 この回路は、入力信号としてデータ信号及びタイミング
信号を受信する。データ信号は例えばあるサイクルに対
するアドレスデータであるか、又は２進数の「０」或い
は「１」を特定サイクルでテストされる製品に入力する
データである。データ信号はまた、例えば情報がテスト
される製品に書き込まれるのか或いはテストされる製品
から読み出されるのかを示す制御データを含み、データ
信号については図２を参照して説明する。

【００２２】タイミング信号（図２参照）は、データ又
は制御情報が利用可能になるサイクル期間内の時間を示
す。したがって、例えば２進の０がテストされる製品に
入力される期間の開始及び終了は、タイミング信号によ
り示される。そのようなデータ信号及びタイミング信号
は、特定のフォーマットのテスト信号を発生するために
使われる。ＳＢＣ（補数により囲まれる（ｓｕｒｒｏｕ
ｎｄｅｄｂｙ　ｃｏｍｐｌｅｍｅｎｔｓ　））フォーマ
ットについては、例えばそれはテスト信号「ＤＡＴＡ−
ＩＮ」（図２）に使われ、関連するＳＢＣフォーマット
特定ハードウェア回路１−１は関連するデータ信号ＤＡ
ＴＡ．ＧＥＮ．及びタイミング信号Ａ−ＤＡＴＡ．ＧＥ
Ｎ．、Ｂ−ＤＡＴＡ．ＧＥＮ．、Ｃ−ＤＡＴＡ．ＧＥＮ
．からテスト信号「ＤＡＴＡ−ＩＮ」を発生する。他の
テスト信号フォーマットでは、ハードウェア回路１−１
の設計は適宜に変更される。しかしながら、そのような
テスト信号フォーマット特定ハードウェア回路の状態は
いくつかの欠点を有し、「高速の」テストの際に時間の
正確さが欠けるのはその一例である。

【００２３】図１はこの発明に係わるテスト信号を発生
するための概略ブロック図である。テスト信号はテスト
信号フォーマットを特定するデータ信号及びタイミング
信号から発生される。この目的のために、ヨーロッパ特
許０１２８２２８号で開示されているようなタイマ２−
２を使うことができる。そのようなタイマは、各データ
信号について必要とされる。タイマ２−２は、関連する
タイマメモリ１−９から時間値を受信する。テスト信号
はブロック２−０で発生される。これが図１の回路でど
のように行われるかは、テストする半導体メモリの仕様
に基づく２つのサイクルでのテスト信号、タイミング信
号及びデータ信号の例のタイミング図を示した図２から
理解されよう。

【００２４】サイクル１　　５ｎｓｅｃサイクル２　　
６ｎｓｅｃ

【００２５】これらの値は、テストされる半導体メモリ
のためのテスト信号「ＡＤＤＲＥＳＳ」、「ＤＡＴＡ−
ＩＮ」、及び「ＷＲＩＴＥ」に適用される。サイクル１
については、所定のアドレスＸＸが信号路１（図４参照
）を介してアドレスされる。サイクル２でのアドレスは
ＹＹである。アドレシングは、通常の場合２進信号によ
りアクティブとされるアドレスバスにより実行される。

【００２６】全てのテスト信号は、所定のフォーマット
である必要がある。テスト信号フォーマットの詳細につ
いては、図３を参照して説明する。テスト信号「ＡＤＤ
ＲＥＳＳ」には、ＮＲＺ（ゼロに戻らない（ｎｏ　ｒｅ
ｔｕｒｎ　ｔｏｚｅｒｏ　））フォーマットが与えられ
る。テスト信号「ＤＡＴＡ−ＩＮ」（図２、図４）は、
ハイ電圧レベルに対して論理「１」が対応し、ロー電圧
レベルに対して論理「０」が対応する。テスト信号「Ｄ
ＡＴＡ−ＩＮ」に与えられるフォーマットは、ＳＢＣ（
補数により囲まれる（ｓｕｒｒｏｕｎｄｅｄ　ｂｙ　ｃ
ｏｍｐｌｅｍｅｎｔｓ　）、すなわち、ひとつの論理「
０」が論理１により囲まれ、ひとつの論理「１」が論理
０により囲まれる）である。

【００２７】テスト信号「ＷＲＩＴＥ」（図２及び図４
）は、その期間に「ＤＡＴＡ−ＩＮ」情報がアドレスさ
れたメモリ位置に書き込まれる信号であり、負電圧レベ
ル「−」でアクティブにされる。このテスト信号「ＷＲ
ＩＴＥ」は、ＲＴ１（１に戻る（ｒｅｔｕｒｎ　ｔｏ　
１　＝　ｌｏｇｉｃａｌ”１”））フォーマットを有す
る。サイクル１で論理「０」がアドレスＸＸに書き込ま
れ、サイクル２で論理「１」がアドレスＹＹに書き込ま
れる。サイクル１及び２での電圧及びパルス発生のカー
ブは、図２に時間系列として示されている。サイクル１
でアドレスＸＸは時間Ｔ１からアクティブとされ（この
サイクルの開始からカウントする）、一方、サイクル２
では、アドレスＸＹが時間Ｔ２からアクティブとされる
（後者のサイクルの開始からカウントする）。

【００２８】サイクル１及び２でのテスト信号「ＷＲＩ
ＴＥ」の間、論理「０」（サイクル１）及び論理「１」
（サイクル２）がアドレスされたメモリ位置ＸＸ及びＹ
Ｙに書き込まれる。

【００２９】テスト信号「ＤＡＴＡ−ＩＮ」はＳＢＣフ
ォーマットでなければならないので、それはサイクル１
では「０」の両側に「１」となる補数ＬＣ０１及びＲＣ
０１を含み、サイクル２では「１」の両側に「０」とな
る補数ＬＣＯ２及びＲＣＯ２を含んでいる。テスト信号
「ＡＤＤＲＥＳＳ」（図４で信号路１上）、テスト信号
「ＤＡＴＡ−ＩＮ」（図４で信号路２上）、及びテスト
信号「ＷＲＩＴＥ」（図４で信号路３上）は、図２のよ
うに、与えられた製品の仕様に対応する。タイミング信
号を発生するタイマ６−３１、６−３２及び６−３３と
、データ信号を発生する信号発生器６−２（図５）は、
オリジナルなテスト信号のディジタル値から時間が正確
なパルス及び電圧カーブを発生するために、これらの仕
様に従わなければならない。タイミング信号及びデータ
信号からテスト信号が回路制御の下に発生される。 図５において、データ信号「ＡＤＤＲＥＳＳ．ＧＥＮ．
」（図５及び図２）に対するタイマ６−３１は、サイク
ル１及び２の開始を示す時間及び時間面Ａ上でアドレス
の開始を示すパルスＴＡ１及びＴＡ２を発生する。 それの重要性については以下に更に詳細に説明する。こ
の関連で使われる「時間面Ａ」という用語は、他の面Ｂ
及びＣにおけるパルスとは独立的に発生されるパルスを
示す。相違する時間面の出力データは、結果的にはテス
ト信号の発生のためのフォーマット回路（６−４１、６
−４２、６−４３）に組み入れられる。

【００３０】データ信号「ＤＡＴＡ．ＧＥＮ．」につい
て、時間面Ａ、Ｂ及びＣのタイミング信号は「Ａ−ＤＡ
ＴＡ．ＧＥＮ．」「Ｂ−ＤＡＴＡ．ＧＥＮ．」「Ｃ−Ｄ
ＡＴＡ．ＧＥＮ．」として示される（図２及び図５）。 時間面Ａ上では、サイクル１及び２での「Ａ−ＤＡＴＡ
．ＧＥＮ．」が左側の補数パルスＬＣＯ１又はＬＣＯ２
の開始を示すパルスＴＬＣＯ１Ｂ及びＴＬＣＯ２Ｂを前
もって決定する。時間面Ｂ上では、夫々、ＬＣＯ１及び
ＬＣＯ２の終了を示すパルスＴＬＣＯ１Ｅ、ＴＬＣＯ２
Ｅが前もって決定される。

【００３１】時間面Ｃ上では、「Ｃ−ＤＡＴＡ．ＧＥＮ
．」が「ＤＡＴＡ−ＩＮ」のためのサイクル１又は２で
右側の補数パルスＲＣＯ１及びＲＣＯ２の開始を示すパ
ルスＴＲＣＯ１Ｂ及びＴＲＣＯ２Ｂを前もって決定する
。「Ａ−ＣＯＮＴＲ．ＧＥＮ．」は、データ信号「ＣＯ
ＮＴＲ．ＧＥＮ．」のためのパルスＴＷ１Ｂ及びＴＷ２
Ｂを前もって決定する。これらのパルスは書き込みパル
スＷ１及びＷ２の開始を示す。時間面Ｂ上では、「Ｂ−
ＣＯＮＴＲ．ＧＥＮ．」が書き込みパルスＷ１及びＷ２
の終了を示すパルスＴＷ１Ｅ及びＴＷ２Ｅを前もって決
定する。

【００３２】図３はテストで必要とされるテスト信号フ
ォーマットの様子を示すものである。時間軸は横座標で
あり、パルスの振幅は縦座標である。この説明図は論理
「０」（左の列）及び論理「１」（右側の列）が発生さ
れる１つのサイクルをカバーしている。論理「０」及び
論理「１」の値は、パルスの２進電圧レベルに関連する
。サイクルは３つの部分に細分割され、論理「０」又は
「１」は各部分に関連する。

【００３３】フォーマットの表示法及びその意味は、以
下のリストの通りである。 ＮＲＺ　　　　ゼロに戻らない（ｎｏ　ｒｅｔｕｒｎ　
ｔｏ　ｚｅｒｏ　）ＮＲ’１　　１に戻らない（ｎｏ　
ｒｅｔｕｒｎ　ｔｏ　”１”）ＲＴＺ　　　　ゼロに戻
る（ｒｅｔｕｒｎ　ｔｏ　”０”　）ＲＴ’１　　１に
戻る（ｒｅｔｕｒｎ　ｔｏ　”１”　）ＳＢ’０　　０
に囲まれる（ｓｕｒｒｏｕｎｄｅｄ　ｂｙ　”０’ｓ”
　）ＳＢ’１　　１に囲まれる（ｓｕｒｒｏｕｎｄｅｄ
　ｂｙ　”１’ｓ”　）ＳＢＣ　　　　補数に囲まれる
（ｓｕｒｒｏｕｎｄｅｄ　ｂｙ　ｃｏｍｐｌｅｍｅｎｔ
ｓ　） ＳＢＰ　　　　前のデータ値に囲まれる（ｓｕｒｒｏｕ
ｎｄｅｄ　ｂｙ　ｐｒｅｖｉｏｕｓ　ｖａｌｕｅ）

【００３４】一例としてテスト信号フォーマットＮＲＺ
の電圧カーブについて説明する。

【００３５】「０」（左側の列）がサイクルの中央の時
間部分で発生されるときには、２つの選択がある。すな
わち、左の時間部分での電圧レベルがゼロ（実線）か１
（破線）かである。中央の時間部分で０が発生された後
には、右側の部分での電圧レベルはゼロとして留まる。 このフォーマットで禁止しているゼロに戻ることは、中
央の部分での信号レベルがゼロなので、ここでは重要で
はない。もしそれが１なら、右側の時間部分での信号レ
ベルは、ゼロに戻らならないようにする。

【００３６】「１」（右側の列）が中央の時間部分で発
生されるときには、再び２つの選択がある。すなわち、
左の時間部分での電圧レベルが１（破線）か又はゼロ（
実線）かである。中央の時間部分で論理「１」が発生さ
れた後には、「ＮＲＺ」を指定するテスト信号フォーマ
ットは、右の時間部分で電圧レベルがゼロに下がること
を禁止する。

【００３７】これは他のテスト信号フォーマットにも同
様に当てはまる。

【００３８】相違するフォーマットは、各サイクルで１
つの状態変化（ＮＲＺの場合）があるか又は２或いは３
のそのような変化（ＲＴ１及びＳＢ０及びＳＢＣの夫々
の場合）があるかで特徴付けられる。ＳＢＰ（Ｐは前の
データから取り出される）フォーマットでは、サイクル
ｎ＋１の中央の部分での論理「１」は、サイクルｎの中
央の部分での論理「０」として同じ論理値（この場合に
は１）で囲まれる。

【００３９】図２のテスト信号、タイミング信号及びデ
ータ信号が分かれば、図１に示す回路の動作を理解する
ことは容易である。前述したように、テスト信号はフォ
ーマット回路と呼ばれるブロック２−０で発生される。 このフォーマット回路は、２つの本質的な構成要素から
なる。すなわち、時間関係を伴わないテスト信号フォー
マット発生のための回路２−１（そのような回路の詳細
は例えば図６のブロック７−１で示される）と、論理回
路２−３（それの更なる詳細は図６のブロック７−２に
示される）である。プログラム制御されるフォーマット
データを使って、ブロック２−１は、時間とは無関係な
テスト信号フォーマットデータ及びタイマ２−２のため
のスタート信号を各サイクル毎に時間並列で発生する。 論理回路２−３は、ブロック２−１のテスト信号フォー
マットデータと、タイマ２−２のタイミング信号とを組
み合わせ、テスト信号を形成する。ブロック２−１の出
力での時間に無関係なテスト信号フォーマットデータの
固有な特徴は、フォーマットされるデータ信号が各サイ
クルで時間に無関係に現れることである。すなわち、サ
イクルの開始について時間並列である。言い換えると、
図２のサイクル１での「ＤＡＴＡ−ＩＮ」がテスト信号
とすると、次に示すデータがブロック２−１の３つの並
列出力２−１１、２−１２、２−１３に２進の形で現れ
る。

【００４０】最上ライン２−１１　　　　「１」になる
。 中央ライン２−１２　　　　「０」になる。 最下ライン２−１３　　　　「１」になる。

【００４１】このことは、サイクル１に前もって決めら
れた信号変化時間が存在しなければ「ＤＡＴＡ−ＩＮ」
信号の連続的なカーブは次の情報により定義されること
を意味する。

【００４２】「１」−になる 「０」−になる 「１」−になる

【００４３】これは、時間の経過順で現れる（「１」と
なる補数ＬＣＯ１の後に「０」が続き、その後に「１」
となる補数ＲＣＯ１が続く）。

【００４４】「ＤＡＴＡ−ＩＮ」信号の時間連続のカー
ブを定義する情報は、時間並列で発生される。すなわち
、ブロック２−１の出力は同時に起こる。その結果、サ
イクルの間中、連続する信号カーブ上のデータ（時間と
は無関係）がいつでも利用可能である。このテスト信号
フォーマット情報は論理回路２−３でタイミング信号と
組み合わせられ、論理回路２−３はサイクルでのテスト
信号の連続するカーブをタイミング信号により定義され
る時間に関連づけ、時間に関連するテスト信号の連続す
るカーブ、例えば図２での「ＤＡＴＡ−ＩＮ」を発生す
る。

【００４５】図６の回路と関連する相違する時間面Ａ、
Ｂ、Ｃについて、テスト信号「ＤＡＴＡ−ＩＮ」（図２
及び図５）を例にとって説明する。テスト信号ＤＡＴＡ
−ＩＮのために使われるＳＢＣ（補数により囲まれる）
フォーマットは、各サイクルでの３つの状態変化を意味
する。すなわち、サイクル１での「１」となる補数ＬＣ
Ｏ１から論理「０」にそれから「１」となる補数ＲＣＯ
１に、又はサイクル２での「０」となる補数ＬＣＯ２か
ら論理１そして最終的には補数ＲＣＯ２である。サイク
ル１でのデータ「１」−「０」−「１」については、第
１の時間面Ａでの「１」となる補数ＬＣＯ１の開始は、
パルスＴＬＣＯ１Ｂ（図２でのタイミング信号「Ａ−Ｄ
ＡＴＡ．ＧＥＮ．」）により定義される。「１」となる
補数ＬＣＯ１の終了は、第２のＢ面上のパルスＴＬＣＯ
１Ｅにより示される。関連するタイミング信号は、図２
において「Ｂ−ＤＡＴＡ．ＧＥＮ．」として示される。 パルスＴＬＣＯ１Ｅはまた「ＤＡＴＡ−ＩＮ」で論理「
０」の開始をトリガし、それの終端は次の「１」となる
補数ＲＣＯ１の開始に一致する。この時間は、第３のＣ
面上のパルスＴＲＣＯ１Ｂにより定義される。関連する
タイミング信号は「Ｃ−ＤＡＴＡ．ＧＥＮ．」として定
義される。したがって、テスト信号「ＤＡＴＡ−ＩＮ」
のタイミング信号については３つの時間面がある。 したがって、図１の回路２−１の出力は３つのライン２
−１１、２−１２、２−１３に供給される。

【００４６】ライン２−１１、２−１２、及び２−１３
は、夫々、「１」になる、「０」になる、「１」になる
、の情報を運ぶ。図１の論理回路２−３では、図６に関
連してより詳しく説明するように、ライン２−１１、２
−１２、２−１３上の情報は時間面Ａ、Ｂ、Ｃのための
関連タイミング信号と組み合わせられ、テスト信号この
場合はＤＡＴＡ−ＩＮを形成する。考慮される時間面の
数は、１つのサイクルの間に起こるテスト信号フォーマ
ット変化の数に依存することが示される。このＳＢＣフ
ォーマットでのテスト信号「ＤＡＴＡ−ＩＮ」の例につ
いては３つの時間面があるが、他のフォーマットについ
ては、それ以下或いはそれ以上の変化がある場合があり
、その時はそれ以上或いはそれ以下の時間面がある。 実際上、テスト信号フォーマット発生のための各回路２
−１は時間に無関係で、そして、各タイマ回路２−２は
考えられるテスト信号の状態変化の最大数に対応して最
大数の時間面分備えられる。テスト信号「ＡＤＤＲＥＳ
Ｓ」、「ＤＡＴＡ−ＩＮ」、及び「ＷＲＩＴＥ」は、Ｎ
ＲＺ、ＳＢＣ及びＲＴ１フォーマットを有している（図
４及び図３）。ＳＢＣ或いはＲＴ１フォーマットについ
ては３つの状態変化がある。状態変化の数の少ないテス
ト信号では、回路によってアクティブにされる時間面の
数は、図５の「ＡＤＤＲＥＳＳ．ＧＥＮ．」のためのタ
イマ又は図６の関連する回路ブロック７−１の出力のよ
うに、テスト信号フォーマットでの状態変化の数に対応
する。残りの出力は考慮されない。例えば、図５のタイ
マ６−３１の場合、データ信号「ＡＤＤＲＥＳＳ．ＧＥ
Ｎ．」のための「Ｂ−ＡＤＤＲＥＳＳ．ＧＥＮ．」及び
「Ｃ−ＡＤＤＲＥＳＳ．ＧＥＮ．」に対する出力は考慮
されない。時間に関連しないテスト信号フォーマット発
生のための回路では、出力７−１３２及び７−１３３は
、時間面Ａに関連する出力７−１３１を除いて無視され
る。

【００４７】図１の回路ブロック２−０の詳細は、図６
に示される。ブロック図（図５）は、夫々が１つのデー
タ信号に関連する一連のフォーマット回路及びタイマ回
路によりテスト信号がデータ信号及びタイミング信号か
らどのように発生されるかを示す。このブロック図は、
図２のテスト信号「ＡＤＤＲＥＳＳ」、「ＤＡＴＡ−Ｉ
Ｎ」、及び「ＷＲＩＴＥ」をカバーする。パルスインタ
ーバル発生器６−１は、ドイツ特許２８７９７０９号の
ように、プログラム制御の下にパルスインターバル（サ
イクル）を発生する。

【００４８】パルスインターバル発生器６−１は、デー
タ信号「ＡＤＤＲＥＳＳ．ＧＥＮ．」、「ＤＡＴＡ．Ｇ
ＥＮ．」、及び「ＣＯＮＴＲ．ＧＥＮ．」を発生するた
めの信号発生器６−２に接続されると共に、「時間同期
」のためのタイマ回路に接続される。これらの信号もま
たプログラム制御の下に発生され、それらのカーブを示
すディジタル値を与える。これらのデータ信号の各々は
、１つのタイマを必要とする。すなわち、

【００４９】
「ＡＤＤＲＥＳＳ．ＧＥＮ．」信号、タイマ６−３１、 「ＤＡＴＡ．ＧＥＮ．」信号、タイマ６−３２、「ＣＯ
ＮＴＲ，ＧＥＮ．」信号、タイマ６−３３である。

【００５０】各時間発生器は、タイミング信号のための
出力の数に対応する数の時間面を有する（この場合には
Ａ、Ｂ及びＣの３つ）。それは、６−３１の場合「Ａ−
ＡＤＤＲＥＳＳ．ＧＥＮ．」、「Ｂ−ＡＤＤＲＥＳＳ．
ＧＥＮ．」、及び「Ｃ−ＡＤＲＥＳＳ．ＧＥＮ．」とし
て示され、６−３２の場合「Ａ−ＤＡＴＡ．ＧＥＮ．」
、「Ｂ−ＤＡＴＡ．ＧＥＮ．」、及び「Ｃ−ＤＡＴＡ．
ＧＥＮ．」として示され、６−３３の場合「Ａ−ＣＯＮ
ＴＲ．ＧＥＮ．」、「Ｂ−ＣＯＮＴＲ．ＧＥＮ．」、及
び「Ｃ−ＣＯＮＴＲ．ＧＥＮ．」として示される。これ
らの出力のなかで、時間面の要求される数に対応する出
力だけがテスト信号「ＡＤＤＲＥＳＳ」、「ＤＡＴＡ−
ＩＮ」及び「ＷＲＩＴＥ」を発生するためにアクティブ
とされる。「ＡＤＤＲＥＳＳ」（図２）についてはただ
１つの時間面Ａのみが必要とされ、そのため「Ａ−ＡＤ
ＤＲＥＳＳ．ＧＥＮ．」は図５で太線で示される。この
場合、時間面Ｂ及びＣは必要としないので、出力「Ｂ−
ＡＤＤＲＥＳＳ．ＧＥＮ．」及び「Ｃ−ＡＤＤＲＥＳＳ
．ＧＥＮ．」は考慮されない（それは細線で示される）
。「ＤＡＴＡ−ＩＮ」については、時間面Ａ、Ｂ、Ｃが
必要とされ、それは「Ａ−ＤＡＴＡ．ＧＥＮ．」、「Ｂ
−ＤＡＴＡ．ＧＥＮ．」及び「Ｃ−ＤＡＴＡ．ＧＥＮ．
」のための６−３２の出力により示され、それは太線で
示される。「ＷＲＩＴＥ」については、時間面Ａ及びＢ
のみが必要とされ、そのため「Ａ−ＣＯＮＴＲ．ＧＥＮ
．」及び「Ｂ−ＣＯＮＴＲ．ＧＥＮ．」のための６−３
３の出力が太線で示される。

【００５１】フォーマット回路６−４は、信号発生回路
６−２のデータ信号の数に呼応して（この場合には３）
３つのフォーマット回路からなる。

【００５２】フォーマット回路６−４１、６−４２及び
６−４３。フォーマット回路６−４１は、信号発生回路
６−２の出力「ＡＤＤＲＥＳＳ．ＧＥＮ．」及びタイマ
回路６−３１に接続される。タイマ６−３１及びフォー
マット回路６−４１は、テスト信号「ＡＤＤＲＥＳＳ」
を発生するための信号路１を形成する。

【００５３】フォーマット回路６−４２は、信号発生回
路６−２の「ＤＡＴＡ．ＧＥＮ」の出力及びテスト信号
「ＤＡＴＡ−ＩＮ」発生するためのタイマ６−３２に接
続される。フォーマット回路６−４２及びタイマ６−３
２は信号路２を形成する。

【００５４】フォーマット回路６−４３は、信号発生回
路６−２の出力「ＣＯＮＴＲ．ＧＥＮ．」及びテスト信
号「ＷＲＩＴＥ」を発生するためのタイマ回路６−３３
に接続される。フォーマット回路６−４３及びタイマ回
路６−３３は信号路３を形成する。

【００５５】フォーマット回路は同様に設計され、それ
の詳細は図６のブロック図に示されている。

【００５６】フォーマットメモリ７−１１の入力は、夫
々のデータ信号及びプログラム制御の下にテスト信号フ
ォーマットを定義する情報のために使われる。このデー
タに基づいて、フォーマットメモリの出力は時間面の最
大数に要求されるテスト信号フォーマット情報を供給す
る。図７はデータ信号「ＡＤＤＲＥＳＳ．ＧＥＮ．」に
対するフォーマットメモリ８−２の機能の詳細を説明し
ている。入力ライン８−１−１上の「ＡＤＤＲＥＳＳ．
ＧＥＮ．」情報及び入力ライン８−１−３上のプログラ
ム制御手段からのアドレス（テスト信号フォーマット情
報が記憶されているフォーマットメモリの想定された位
置を示す）は、アドレスデコーダ８−２−１　　ＡＤＤ
ＲＥＳＳ　　ＤＥＣＯＤＥ．により組み合わされ、時間
面Ａ、Ｂ及びＣのためのテスト信号フォーマットデータ
（この場合ＮＲＺ）がフォーマットメモリ８−２に記憶
されている現在のアドレス８−２−２を発生する。他の
データ信号及び／又は他の想定されたフォーマットアド
レスでは、テスト信号情報が他のフォーマットメモリ位
置から読み出される（８−２−３、８−２−４参照）。

【００５７】第２の入力ライン８−１−２には、テスト
信号がハイ又はローインピーダンスを有するべきかを特
定する２進の制御情報が与えられる。この付加情報は、
アドレスデコーダ８−２−１により適宜に考慮される。

【００５８】フォーマットメモリ８−２で、ライン８−
１−１、８−１−２及び８−１−３上の入力情報の組合
せは、どの時間面が要求されるテスト信号フォーマット
を発生するのに使われ、どの２進の情報が連続するテス
ト信号カーブ（時間に無関係）を定義するのかを示すデ
ータを記憶する特定のアドレスを定義する。したがって
、フォーマットメモリ８−２は、テスト信号フォーマッ
トについての時間面が全ての想定できる信号及びフォー
マットの組み合わせに対して明確に関連され得るように
、プログラムされなければならない。

【００５９】フォーマットプリデコーダ７−１２（図６
）の詳細が図８に示される。各時間面（Ａ，Ｂ，Ｃ）に
ついてのフォーマットメモリ７−１１（図６）により供
給されるコード化信号は、以下に詳細に説明するように
、フォーマットプリデコーダにより特定のバス（例えば
９−１５）上の信号に変換される。加えて、フォーマッ
トプリデコーダは、前のサイクルのデータ信号を提供す
るために、また、時間発生器にＳＴＡＲＴ信号を発生す
るために、そして特定のバス（例えば９−１８）を使っ
て補正値ＣＯＲＲ．（Ａ）、ＣＯＲＲ．（Ｂ）、ＣＯＲ
Ｒ．（Ｃ）を格納する補正メモリをアドレスし、信号遅
延を補正するためにするために使われる。４本のバス（
４Ｌ）上で、フォーマットメモリ７−１１は、各時間面
（Ａ，Ｂ，Ｃ）に２進コード化信号を与える。すなわち

【００６０】００００　　　　データ＝「０」０００１
　　　　データ＝「１」 ００１０　　　　時間面Ａの前のサイクルからのデータ
００１１　　　　時間面Ａの前のサイクルからの反転デ
ータ０１００　　　　時間面Ｂの前のサイクルからのデ
ータ０１０１　　　　時間面Ｂの前のサイクルからの反
転データ０１１０　　　　時間面Ｃの前のサイクルから
のデータ０１１１　　　　時間面Ｃの前のサイクルから
の反転データ１０００　　　　２進の「０」がテストさ
れるメモリ製品の目的位置にデータとして書き込まれた
かどうかを判断するためのリードアンプリファイア信号
（ストローブ「０」）の発生（図１３参照） １００１　　　　２進の「１」がテストされるメモリ製
品の目的位置にデータとして書き込まれたかどうかを判
断するためのリードアンプリファイア信号（ストローブ
「１」）の発生（図１３参照） １０１０　　　　２進の「０」及び又は「１」がテスト
されるメモリ製品の目的位置にデータとして書き込まれ
たかどうかを判断するためのリードアンプリファイア信
号（ストローブ「０」及び／又は「１」）の発生１０１
１　　　　ハイインピーダンスへのドライバスイッチ（
図１３参照） １１００　　　　ローインピーダンスへのドライバスイ
ッチ（図１３参照） １１０１　　　　ダイナミック負荷切離し（図１３参照
）１１１０　　　　ダイナミック負荷接続（図１３参照
）１１１１　　　　動作無し（ＮＯＯＰ）

【００６１】
実際には、フォーマットメモリ７−１１の出力バス（７
−１１Ａ、７−１１Ｂ、７−１１Ｃ）の各々は複数のビ
ットラインから成り、それにより、特定のビットの組合
せが並列的に示される。

【００６２】夫々ひとつの時間面と関連する出力バスの
ビットラインは、コード化時間制御情報（タイミング信
号が発生されるべきかどうか、いつ発生されるべきかを
判断する）及び実際のデータ（「０になる」又は「１に
なる」のようなデータ）を運ぶ。所定のビットの組合せ
は、特定のテスト信号を発生するのに１或いは複数の時
間面が必要とされないことを示している（例えば図５で
Ａ−ＡＤＤＲＥＳＳ．ＧＥＮ．は時間面Ａだけを必要と
し、時間面Ｂ及びＣは不要である）。

【００６３】各時間面Ａ、Ｂ、Ｃについてのフォーマッ
トメモリ７−１１の出力バスは、図８では、７−１１Ａ
、７−１１Ｂ、７−１１Ｃとして示される。これらは、
時間面Ａについてのフォーマットプリデコーダ回路ＦＰ
Ｄ−Ａ　　９−１、時間面ＢについてのＦＰＤ−Ｂ　　
９−２、及び時間面ＣについてのＦＰＤ−Ｃ　　９−３
（図８）に与えられる。

【００６４】回路９−１、９−２及び９−３の各々は、
夫々、５ライン（５Ｌ）出力バス９−１５、９−２５、
及び９−３５、及び８ライン（８Ｌ）出力バス９−１８
、９−２８及び９−３８を有する。

【００６５】５ライン出力バスは、以下の情報を運ぶ。

【００６６】データ　　　　　　　　　　　　このライ
ンはデータ情報「０」又は「１」を運ぶ ストローブ「０」　　このライン上の信号は「０」を検
出するためのリードアンプリファイア信号が発生される
べきであることを意味する ストローブ「１」　　このライン上の信号は「１」を検
出するためのリードアンプリファイア信号が発生される
べきであることを意味する ３ステート　　　　　　　　このライン上の信号はドラ
イバがハイインピーダンスにスイッチされるべきである
ことを意味する 負荷　　　　　　　　　　　　　　このライン上の信号
はダイナミックな負荷が接続されるべきであることを意
味する。

【００６７】これらの出力バスのなかで、データライン
だけがフォーマットプリデコーダ回路９−１、９−２及
び９−３の入力に戻って接続され、前の時間レベルの情
報が各時間面に与えられる。フォーマットプリデコーダ
回路は、時間面のためのデータ信号が変化されるべきか
どうかを判断する動作を行う。「１になる」という命令
が第１のレベル変化を与えるために時間面Ａ上の現在の
パルスインターバルで実行されようとしていると仮定す
ると、このとき、この命令は前のインターバルでの最後
の変化の後に存在するレベルが「１」以外のときのみ実
現されることになる。後者の場合のみ、タイミング信号
がトリガされることになる。タイミング信号が与えられ
るときの時間についての情報（パルスインターバルの開
始から計算される）は、コード化された形でタイマに記
憶される。

【００６８】夫々の前のパルスインターバルの信号レベ
ルにレベル変化を関連づけるには、メモリ手段９−１、
９−２、９−３を必要とする。もし、前のパルスインタ
ーバルからのレベル変化が現在のインターバルの時間面
に必要であれば（例えば、「１になる」の命令によって
）、タイミング信号が所定の時間に発生される。

【００６９】８ライン出力バス９−１８、９−２８、９
−３８は、補正メモリをアドレスする動作をする。この
メモリは、テストされる製品へ至る相違する経路のテス
ト信号遅延での誤差を補正するために確立された補正値
を蓄える（これは、例えばテストされる製品が異なる経
路を介して同時に複数のデータを受ける場合に必要とさ
れる）。上述の誤差は、バス及び構成要素の許容誤差、
２進の「０」から「１」又は「１」から「０」の状態の
変化に呼応するパルス整形器又はドライバ回路（図１０
及び図１４）での相違する信号遅延により生じる。

【００７０】そのような信号遅延は、通常の方法（カウ
ンタで制御される時間計測のような方法）により計測さ
れ、記録される。遅延を補正するために、補正値がタイ
ミング信号を発生する回路に入力される（これはヨーロ
ッパ特許第０１２８２２８号で図４の加算器５０８に関
して述べられている）。

【００７１】この場合、この加算器は前述の補正値を入
力する付加的な加算器入力を持つようにする必要がある
。

【００７２】タイミング信号を発生するために、バス７
−１１Ａ、７−１１Ｂ及び７−１１Ｃが時間面Ａ、Ｂ及
びＣの検出回路（ＤＡ、ＤＢ、ＤＣ）９−４、９−５及
び９−６に接続される。これらの回路は、９−４、９−
５又は９−６の４入力ラインが２進の組合せ１１１１（
ＮＯＯＰ）以外の情報を運ぶとき、タイミング信号（Ｚ
ＳＡ、ＺＳＢ、ＺＳＣ）を発生する。後者の場合、発生
するのにスタート信号は不要である。そのような検出回
路は、通常、ＮＡＮＤ回路として実現される（正論理定
義の）。

【００７３】図６のフォーマットパイプライン７−１３
は、データ信号を可変遅延する働きをし、それをタイミ
ング信号に適合させる。これはサイクル１の終端又はサ
イクル２程に遅れて生じるタイミング信号のために必要
であり、これらはフリップフロップ７−２４（図６）の
セッティング時間に影響を及ぼす。その段階では、デー
タ／情報が、もはやこのフリップフロップの入力Ｄで利
用可能でないからである。したがって、データ／情報は
、現在のサイクルの遅い段階で又は次のサイクルで生じ
るタイミング信号に対して遅延されなければならない。

【００７４】フォーマットパイプライン７−１３（図６
）の詳細が図１１に示される。１２−１、１２−２、１
２−３として示される１つの遅延回路ＤＡ、ＤＢ、ＤＣ
が、各時間レベルＡ、Ｂ、Ｃに対して設けられる。これ
らの回路の夫々は、データ入力１２−１Ｄ（１２−２Ｄ
、１２−３Ｄ）、ＳＴＡＲＴタイミング信号の入力１２
−Ｓ（１２−２Ｓ、１２−３Ｓ）及び個々の時間面のタ
イミグ信号の入力１２−１Ｔ（１２−２Ｔ、１２−３Ｔ
）を有している。

【００７５】各遅延回路は、遅延されたデータ信号の出
力１２−１Ｅ、１２−２Ｅ、又は１２−３Ｅを有してい
る。

【００７６】そのような遅延回路の更なる詳細が図１２
に示される。入力／出力ラインの示し方は、図１１で使
われているのと同様である（そのような遅延回路はまた
、ＩＢＭ　　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒ
ｅ　Ｂｕｌｌｅｔｉｎ　ｖｏｌ．２４，Ｎｏ．１２，Ｍ
ａｙ　１９８２，ｐｐ　６４８８，６４８９で開示され
ている）。

【００７７】図１２の遅延回路は時間面Ａに関連してお
り、残りの時間面のために他の回路が必要とされる。こ
の回路は、４つの連続するサイクルＺ１、Ｚ２、Ｚ３、
及びＺ４の値を記憶するために働き、最初のサイクルの
値が第４のサイクルでまで参照される。

【００７８】４つのサイクルでの値（ＤＡＴＡ、ストロ
ーブ「０」、ストローブ「１」、３ステート、及びロー
ド）を記憶するために、５ビットレジスタが備えられる
。

【００７９】 第１のサイクルのための　　ＲＥＧ．Ｚ１　　（１３−
１）第２のサイクルのための　　ＲＥＧ．Ｚ２　　（１
３−２）第３のサイクルのための　　ＲＥＧ．Ｚ３　　
（１３−３）第４のサイクルのための　　ＲＥＧ．Ｚ４
　　（１３−４）

【００８０】これらのレジスタはライ
ン１２−１Ｄ（図８の９−１５に等しい）に接続される
。各レジスタはライン１２−１Ｄからの情報を記憶し、
クロックライン１３−１Ｔ、１３−２Ｔ、１３−３Ｔ、
及び１３−４Ｔを受信する。クロックライン１３−１Ｔ
はサイクル１でアクティブとされ、クロックライン１３
−２Ｔはサイクル２である。

【００８１】各クロックラインは、巡回型の４ビットの
シフトレジスタ１３−０の１つの段に結合される。

【００８２】このシフトレジスタでは、ライン１２−１
Ｓ上のＳＴＡＲＴタイミング信号のクロックで「１」が
１つの段から他の段にサイクルしていく。最初のサイク
ルでは最上段又はレジスタ１３−０がアクティブとなり
、そのためライン１３−１Ｔがアクティブとなり、第２
のサイクルではライン１３−２Ｔがアクティブになり、
以下同様である。

【００８３】第４のサイクルが完了すると、第５のサイ
クルのためのライン１２−１Ｄ上の情報が、ＲＥＧ．Ｚ
１　　１３−１に書き込まれる（このレジスタでは、第
１のサイクルの情報がその時点まで利用可能である）。 したがって、レジスタ１３−１から１３−４は、連続す
る４つのサイクルの間情報を記憶する。この情報は、マ
ルチプレクサ回路１３−５を介して出力ライン１２−１
Ｅ上に選択的に供給される。ライン１２−１Ｔ上のタイ
ミング信号によりインクリメントされる巡回型の４段シ
フトレジスタ１３−６の出力を介して、マルチプレクス
回路ＭＰＸ１３−５が４つの連続サイクルでアクティブ
とされる。

【００８４】図９は論理回路のブロック図である（図１
の２−３、図６の７−２）。

【００８５】この論理回路は、図１のライン２−１１、
２−１２、２−１３及び図６の７−１３１、７−１３２
、７−１３３上に各サイクルで時間並列に与えられるテ
スト信号フォーマット情報とタイミング信号とを組み合
わせてテスト信号を発生するように働く。これは、時間
面Ａ、Ｂ、Ｃの時間並列テスト信号情報が所望の実時間
シーケンスに適合するように変換される必要があること
を意味する。

【００８６】各ライン７−１３１、７−１３２、７−１
３３はＡＮＤゲート１０−２Ａ、１０−２Ｂ及び１０−
２Ｃに接続される。そのようなゲート回路は時間面Ａ、
Ｂ、Ｃの夫々に対して必要とされる。

【００８７】個々の時間面Ａ、Ｂ、Ｃのタイミング信号
は各ゲート回路の第２の入力に直接的に入力される。全
てのゲート回路の出力はＯＲゲート１０−３により結合
され、テスト信号を発生するフリップフロップ７−２４
のＤ入力に接続される。このフリップフロップ回路は、
ＯＲゲート７−２６により組合わせられるタイミング信
号によりそのクロック入力Ｃを介してクロックされる。

【００８８】テスト信号は、ライン１０−６上のフリッ
プロップＦＦ１０−５の出力Ｑで発生される。

【００８９】図９の回路構成要素には、これらの構成要
素が図６のどの構成要素に対応するかが分かるように参
照符号が付け加えられている。

【００９０】時間面Ａ、Ｂ、及びＣのタインミング信号
は、テスト信号を発生するフリップフロップ回路ＦＦ７
−２４に対するクロックを発生するためのＯＲゲート１
０−４に与えられる。

【００９１】前に述べた回路は、各サイクルで時間に無
関係に且つ時間並列に供給されるテスト信号フォーマッ
ト情報（例えばバス７−１３１上の時間面Ａの「１にな
る」という情報）と、関連するタイミング信号（例えば
図２の時間面ＡのＡ−ＤＡＴＡ．ＧＥＮ）とを組み合わ
せてテスト信号を形成する。したがって、例えばライン
７−１３１上の「１になる」という情報は、タイミング
信号Ａ−ＤＡＴＡ．ＧＥＮ．（図２）のパルスＴＬＣ０
１Ｂの期間にＡＮＤゲート１０−２Ａによりスイッチさ
れる。ＡＮＤゲート１０−２Ｂ、１０−２Ｃと時間面Ｂ
又はＣのタイミング信号とは類似して相互作用する。

【００９２】製品（図１での１−２）に入力されるテス
ト信号を運ぶフリップフロップ回路１０−５の出力Ｑで
の各信号変化は、このフリップフロップ回路の入力Ｃで
のクロック信号により実行される。従来技術のフリップ
フロップ回路と異なり、このフリップフロップ回路は付
加的なリセット入力Ｒを有していない。前述したように
、そのような付加的なリセット入力は、そのようなフリ
ップフロップに様々な望ましくない信号遅延を招く（Ｒ
がＱをリセットし、ＳがＱをセットする）。

【００９３】図９の論理回路は、論理経路１０−２Ａ、
１０−２Ｂ及び１０−２Ｃ及び１０−３に沿った相違す
る信号遅延がライン１０−６上のテスト信号に影響を与
えず、クロック入力Ｃのみにより制御されるという有利
さがある。タイミング信号は、不正確さの原因となる時
間補正手段無しで、ＯＲゲート１０−４を介して、クロ
ック入力Ｃに直接的に入力される。

【００９４】正しいクロック動作をするためには、図９
の回路は以下の要件を満たさなければならない。ＩＩで
示された経路（１０−４を通る）に沿った信号遅延は、
経路Ｉ（１０−２Ａ、Ｂ、Ｃ、１０−３を通る）に沿っ
た信号遅延よりも短くしてはならない。

【００９５】この要件を満足しない場合は、ＦＦ１０−
５の入力Ｄでその幅に対応する時間だけ利用可能なデー
タ信号を、入力Ｃのタイミング信号のエッジによって十
分に制御できないことになる。データ信号時間には、タ
イミング信号の制御用のエッジは、ＦＦ１０−５の入力
Ｃで利用可能になる必要があり、そうすれば、データ信
号は、エッジが生じた時にＦＦ１０−５の出力Ｑにスイ
ッチされる。ライン１０−６上のテスト信号の時間の正
確さは、図９の経路ＩＩ（１０−４を通る経路）に依存
している。

【００９６】経路ＩＩに沿った信号遅延は経路Ｉ　に沿
ったものより短くてはいけないので、経路ＩＩに沿って
付加的な遅延を与える必要が生じる。理由：経路Ｉ　に
沿って２つの遅延回路要素７−２１及び１０−３があり
、一方、経路ＩＩに沿ってそのような要素（１０−４）
が１つしかない。これは、正エッジトリガが使われるフ
リップフロップＦＦ７−２４にＯＲゲート１０−４の反
転出力信号を印加することにより避けられよう。結果と
して生じる所望の付加的な遅延は、タイミング信号の持
続時間に対応する。

【００９７】後者のアプローチの場合、タイミング信号
の後部エッジがテスト信号の時間の正確さを決める。ラ
イン１０−６上に高いテスト信号周波数を確保にするた
めに、ＯＲゲート７−２６は短いタイミング信号を発生
しなければならない。

【００９８】これは、長いタイミング信号を利用すると
殆ど問題が無いのと対比されるが、しかしながら、それ
は、ＯＲゲート７−２６での不要なタイムオーバラップ
を招く。このオーバラップを避けるために、各々の長い
タイミング信号は周知の方法でＡＮＤゲートに導出され
、第２の入力は反転され対応して遅延されたタイミング
信号を受信する。

【００９９】図１０はいくつかの信号経路のテスト信号
をパルス整形するためのブロック図である。

【０１００】既に図５について説明したように、相違す
る信号経路（１、２、３）は、相違するテスト信号（Ａ
ＤＲＥＳＳ、ＤＡＴＡ−ＩＮ、ＷＲＩＴＥのような）を
発生するために備えられる。各信号経路はタイマ及びフ
ォーマット回路から成る。

【０１０１】図１０はこの３つの各信号経路に対する出
力フリップフロップ回路６−４１、６−４２、６−４３
を示す。この３つのフリップフロップ回路の機能は図９
を参照して説明する。

【０１０２】各フリップフロップ回路のＱ出力で、テス
ト信号が発生される。フリップフロップ回路６−４１で
発生されるテスト信号はパルス整形回路１１−１に、フ
リップフロップ回路６−４２のテスト信号はパルス整形
器１１−２に、そしてフリップフロップ回路６−４３の
テスト信号はパルス整形器１１−３に導出される。

【０１０３】パルス整形手段ためのＡＣ／ＤＣ情報（Ａ
Ｃは信号変化を伴うモードに等しい）は、テスト信号に
よる機能テストに先立ち、製品が電流／抵抗テストでリ
ーク電流などのためのＤＣテストがなされることを意味
する。

【０１０４】パルス整形の後、テスト信号が製品に入力
される。

【０１０５】図１３は製品を機能テストするためのブロ
ック図である。製品６−５には、選択的にスイッチされ
る負荷１４−４（例えば、抵抗、容量、インダクタ等）
を考慮しながら、テスト信号が与えられる。図１３の回
路は、もしテスト信号がデータ信号なら図１０のパルス
整形器と置き換わる。

【０１０６】ライン１０−６上（図１０）のテスト信号
は、最初にドライバ１４−１（図１３）に送られる。

【０１０７】それは３ＳＴＡＴＥ信号を受信する制御ラ
イン１４−２に接続される。この信号は、ドライバ出力
をハイインピーダンスにスイッチする（例えば製品から
信号を読み出すためにそれは必要とされる）。ライン１
４−７上の信号ＬＯＡＤはライン１４−３に接続される
負荷１４−４に導出され、それにより、テスト信号が製
品６−５に入力される（図５）。

【０１０８】この負荷は製品テストのために監視される
条件に依存する。「０」検出器１４−５及び「１」検出
器１４−６は、アドレスされた製品の位置に書き込まれ
た情報、例えば「０」又は２進の「１」、をテストする
ために設けられる。これらの検出回路は、アナログコン
パレータとして従来より設計されている。

【０１０９】参照値「１」ＲＥＦ（論理「１」に対する
電圧）又は参照値「０」ＲＥＦ（論理「０」に対する電
圧）を使うこのようなコンパレータは、製品に要求され
書き込まれた情報から得られるライン１４−３上での読
み出し電圧がこれらの参照値に対応するかどうかを決定
する。コンパレータに入力されるストローブ「１」及び
／又はストローブ「０」信号は、読み出し電圧が実際に
テストのために指定された論理「１」又は「０」に対応
しているかどうかを、テスト信号の開始の後の与えられ
た時間に（これらのストローブ信号が生じるとき）判断
する。

【０１１０】

【発明の効果】この発明によれば、正確で、様々なテス
ト信号フォーマットに適応でき、「より高速」なメモリ
及びディジタル回路をテストできる高性能なテストシス
テムを実現することができる。

【図面の簡単な説明】

【図１】この発明に係わるテスト信号の発生を示すブロ
ック図である。

【図２】２つのパルスインターバル（サイクル）の間の
、テスト信号、タイミング信号、及びデータ信号を示す
タイミング図である。

【図３】相違するテスト信号フォーマットの概要を示す
図である。

【図４】フォーマット回路及びタイマ回路と、各テスト
信号、信号値極性及びその意味、及びテスト信号フォー
マットとの関連を示すテーブルである。

【図５】互いデータ信号が関連して一連のフォーマット
回路及びタイマ回路によりデータ信号及びタイミング信
号からテスト信号が発生することを示すブロック図であ
る。

【図６】フォーマット回路のブロック図である。

【図７】フォーマットメモリの機能を示す図である。

【図８】フォーマットプリデコーダのブロック図である
。

【図９】論理回路（図１における２−３及び図６におけ
る７−２）のブロック図である。

【図１０】テスト信号が信号経路のためにどのように整
形されるかを示すブロック図である。

【図１１】フォーマットパイプライン回路（図６におけ
る７−１３）のブロック図である。

【図１２】フォーマットパイプライン回路のための遅延
回路のブロック図である。

【図１３】製品をテストする機能についてのブロック図
である。

【図１４】テスト信号発生の技術を示す概略ブロック図
である。

【図１５】データ信号及びタイミング信号の発生を説明
するための従来技術のテストシステムの概略ブロック図
である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　発生されるべきパルス信号を表すデー
   タ信号及びフォーマット・データに基づいて、１サイク
   ル内のパルス信号を構成する複数の波形部分の各々を個
   別に表す信号を時間並列に発生する第１手段と、上記フ
   ォーマットに対応して、上記サイクルにおいて上記複数
   の波形部分が生じるべきタイミングを定めるタイミング
   信号を発生する第２手段と、上記第１手段及び上記第２
   手段に応答して、上記複数の波形部分を時間順次に発生
   する第３手段とを有することを特徴とするパルス発生装
   置。