JPS61134793A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS61134793A JPS61134793A JP59256908A JP25690884A JPS61134793A JP S61134793 A JPS61134793 A JP S61134793A JP 59256908 A JP59256908 A JP 59256908A JP 25690884 A JP25690884 A JP 25690884A JP S61134793 A JPS61134793 A JP S61134793A
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- Japan
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ラスタ・スキャン型阿像表示装置を用いて画
像を表示させる画像処理装置に関するものである。
像を表示させる画像処理装置に関するものである。
従来、この種の装置として第５図に示すものが知られて
いる。図において、１は中央演算処理装置（以後ＣＰＵ
と記す）、２はアドレスラッチ回路、３はリード・ライ
ト制御回路、４はデータ切換回路であり、上記各回路２
，３．．４はＣＦ’ＵＩの対応する入出力ボートに接続
されている。５はアドレス切換回路、６は画像表示′ｖ
ｔ置（図示は省略するがここではＣＲＴ）の画素に対応
して表示データが記憶されるフレームメモリ、７は上記
フレームメモリ６から続出された表示データを一時的に
保持する表示データランチ回路、８は上記フレームメモ
リ６から表示データを所定周期で読出し、上記表示デー
タランチ回路７を介してＣＲＴに表示させるＣＲＴコン
トローラである。一方、１０ないし２１は上記各部間の
信号の流れを示し、１０．１６，１７．２０はＧＰＵＩ
ないしＣＲＴコントローラ８からのフレームメモリ６に
対するアドレス、１２．１９はフレームメモリ６に読書
きされる表示データ、１１はＣＰＵＩからのライト信号
１１ａ、リード信号１１ｂ及びＣＰＵＩに対するレゾＩ
（Ｒｅａｄｙ）信号１１ｃ、１３はＣＲＴコントロー
ラ８からの読出し制御信号、１４はリードライト制御回
路３からデータ切換回路４に出力されるデータ切換制御
信号１４ａ。
いる。図において、１は中央演算処理装置（以後ＣＰＵ
と記す）、２はアドレスラッチ回路、３はリード・ライ
ト制御回路、４はデータ切換回路であり、上記各回路２
，３．．４はＣＦ’ＵＩの対応する入出力ボートに接続
されている。５はアドレス切換回路、６は画像表示′ｖ
ｔ置（図示は省略するがここではＣＲＴ）の画素に対応
して表示データが記憶されるフレームメモリ、７は上記
フレームメモリ６から続出された表示データを一時的に
保持する表示データランチ回路、８は上記フレームメモ
リ６から表示データを所定周期で読出し、上記表示デー
タランチ回路７を介してＣＲＴに表示させるＣＲＴコン
トローラである。一方、１０ないし２１は上記各部間の
信号の流れを示し、１０．１６，１７．２０はＧＰＵＩ
ないしＣＲＴコントローラ８からのフレームメモリ６に
対するアドレス、１２．１９はフレームメモリ６に読書
きされる表示データ、１１はＣＰＵＩからのライト信号
１１ａ、リード信号１１ｂ及びＣＰＵＩに対するレゾＩ
（Ｒｅａｄｙ）信号１１ｃ、１３はＣＲＴコントロー
ラ８からの読出し制御信号、１４はリードライト制御回
路３からデータ切換回路４に出力されるデータ切換制御
信号１４ａ。
１４ｂ、１４ｃ、１５はＣＰＵＩからのアドレス１０を
ランチするアドレスランチ信号、１８はフレームメモリ
６にデータを書込むライト信号、２１はフレームメモリ
６からの表示データをランチする表示データラッチ信号
である。
ランチするアドレスランチ信号、１８はフレームメモリ
６にデータを書込むライト信号、２１はフレームメモリ
６からの表示データをランチする表示データラッチ信号
である。
次に以上のように構成された従来例の動作について説明
する。まず、ＣＦ）Ｕｌがフレームメモリ６にデータを
書込む場合について第６図に示すタイミングチャートを
用いて説明する。ＣＰＵＩからのライト信号１１ａにも
とづきリード・ライト制御回路３から出力されるアドレ
スランチ信号１５の立ち上がりｔ２で、アドレスラッチ
回路２においてＣＰＵＩからのアドレス１０がラッチさ
れる。また同様に、リード・ライト制御回路３から出力
されるデータ切換制御信号１４ａの立ち上がりｔ２で、
データ切換器＃Ｉ４においてＣＰ Ｕ １からのデータ
１２がラッチされる。そして、アドレスラッチ回路２か
らのアドレス１６は、ＣＲＴコントローラ８から出力さ
れる読出し制御信号１３が“Ｌ”の３’Ｊ１間（ｔ ｚ
〜ｔｓ）にフレームメモリ６に人力される。また、デー
タ切換回路４からのデータ１９もリード・ライト制御回
路３がら出力されるデータ切換制御信号１４ｂが“■、
”の期間（ｔａ〜ｔａ）にフレームメモリ６に出力され
る。そして、リード・ライト制御回路３がら出力される
ライト信号１８によってフレームメモリ６の上記アドレ
スで示される記憶領域に書込みが行なわれる。
する。まず、ＣＦ）Ｕｌがフレームメモリ６にデータを
書込む場合について第６図に示すタイミングチャートを
用いて説明する。ＣＰＵＩからのライト信号１１ａにも
とづきリード・ライト制御回路３から出力されるアドレ
スランチ信号１５の立ち上がりｔ２で、アドレスラッチ
回路２においてＣＰＵＩからのアドレス１０がラッチさ
れる。また同様に、リード・ライト制御回路３から出力
されるデータ切換制御信号１４ａの立ち上がりｔ２で、
データ切換器＃Ｉ４においてＣＰ Ｕ １からのデータ
１２がラッチされる。そして、アドレスラッチ回路２か
らのアドレス１６は、ＣＲＴコントローラ８から出力さ
れる読出し制御信号１３が“Ｌ”の３’Ｊ１間（ｔ ｚ
〜ｔｓ）にフレームメモリ６に人力される。また、デー
タ切換回路４からのデータ１９もリード・ライト制御回
路３がら出力されるデータ切換制御信号１４ｂが“■、
”の期間（ｔａ〜ｔａ）にフレームメモリ６に出力され
る。そして、リード・ライト制御回路３がら出力される
ライト信号１８によってフレームメモリ６の上記アドレ
スで示される記憶領域に書込みが行なわれる。
次にＣＰＵＩがフレームメモリ６からデータを読出す場
合について第７図に示すタイミングチャートを用いて説
明する。ＣＰＵＩからのリード信 １号１
１ｂにもとづきリード・ライト制御回路３から出力され
るアドレスランチ信号１５の立ち上がりｔｌｌで、アド
レスラッチ回路２においてＣＰＵ１からのアドレス１０
がラッチされる。なお、リード・ライト制御回路３はリ
ード信号１１ｂの立ち下がりｔｌｏでＣＰＵＩに対する
レディ信号ｌｉｅを“Ｌ ”にしてＣＰＵＩにウェイト
（Ｗａｉｔ）をかける。アドレスラッチ回路２からのア
ドレス１６は、ＣＲＴコントローラ８から出力される読
出し制御信号１３が“Ｌ”の期間（１＋□〜ｔ１．）に
フレームメモリ６に入力され、データが読出される。読
出されたデータ１９はリード・ライト制御回路３から出
力されるデータ切換制御信号１４Ｃの立ち上がりｔ１３
で、データ切換回路４においてラッチされる。リード・
ライト制御回路３は上記データ切換制御信号１４ｃの立
ち上がりｔｅａで、レディ信号１１ｃを“Ｈ”にしてＣ
ＰＵ１に用意のできたことを知らせデータ１２を読込ま
せる。
合について第７図に示すタイミングチャートを用いて説
明する。ＣＰＵＩからのリード信 １号１
１ｂにもとづきリード・ライト制御回路３から出力され
るアドレスランチ信号１５の立ち上がりｔｌｌで、アド
レスラッチ回路２においてＣＰＵ１からのアドレス１０
がラッチされる。なお、リード・ライト制御回路３はリ
ード信号１１ｂの立ち下がりｔｌｏでＣＰＵＩに対する
レディ信号ｌｉｅを“Ｌ ”にしてＣＰＵＩにウェイト
（Ｗａｉｔ）をかける。アドレスラッチ回路２からのア
ドレス１６は、ＣＲＴコントローラ８から出力される読
出し制御信号１３が“Ｌ”の期間（１＋□〜ｔ１．）に
フレームメモリ６に入力され、データが読出される。読
出されたデータ１９はリード・ライト制御回路３から出
力されるデータ切換制御信号１４Ｃの立ち上がりｔ１３
で、データ切換回路４においてラッチされる。リード・
ライト制御回路３は上記データ切換制御信号１４ｃの立
ち上がりｔｅａで、レディ信号１１ｃを“Ｈ”にしてＣ
ＰＵ１に用意のできたことを知らせデータ１２を読込ま
せる。
一方、ＣＲＴコントローラ８による読出しは、ＣＲＴコ
ントローラ８から出力される読出し制御信号１３が”Ｈ
″の期間に当該ＣＲＴコントローラ８からのアドレス２
０がアドレス切換回路５を介してフレームメモリ６に入
力され、データが読出される。この読出されたデータ１
９は表示データランチ回路７において同じく当該ＣＲＴ
コントローラ８から出力される表示データランチ信号２
１の立ち上がりで周期的にラッチされ、図示しないＣＲ
Ｔに表示される。
ントローラ８から出力される読出し制御信号１３が”Ｈ
″の期間に当該ＣＲＴコントローラ８からのアドレス２
０がアドレス切換回路５を介してフレームメモリ６に入
力され、データが読出される。この読出されたデータ１
９は表示データランチ回路７において同じく当該ＣＲＴ
コントローラ８から出力される表示データランチ信号２
１の立ち上がりで周期的にラッチされ、図示しないＣＲ
Ｔに表示される。
このように従来装置においては、ＣＲＴコントローラ８
によるフレームメモリ６からの周期的な表示データの読
出しの間にＣＰＵＩによるデータの読書きを行なうこと
により、画像表示装置へのデータの周期的な表示を可能
にしている。しかしながら、ＣＰＵ１からフレームメモ
リ６にデータを書込む場合には、アドレス及びデータは
アドレスラッチ回路２及びデータ切換回路４によりラッ
チされるので問題はないが、ＣＰＵＩがフレームメモリ
６からデータを読出す場合には、ＣＲＴコントローラ８
によるデータの読出しの一周期が完了してデータが用意
できるまでｃＰＵｉはウェイトをかけられるため、ＣＰ
ＵＩの読出し速度が遅＝６− くなるという問題点を有していた。
によるフレームメモリ６からの周期的な表示データの読
出しの間にＣＰＵＩによるデータの読書きを行なうこと
により、画像表示装置へのデータの周期的な表示を可能
にしている。しかしながら、ＣＰＵ１からフレームメモ
リ６にデータを書込む場合には、アドレス及びデータは
アドレスラッチ回路２及びデータ切換回路４によりラッ
チされるので問題はないが、ＣＰＵＩがフレームメモリ
６からデータを読出す場合には、ＣＲＴコントローラ８
によるデータの読出しの一周期が完了してデータが用意
できるまでｃＰＵｉはウェイトをかけられるため、ＣＰ
ＵＩの読出し速度が遅＝６− くなるという問題点を有していた。
本発明は画像表示装置コントローラの画像表示装置に対
する機能を損なうことなく、ＣＰＵによる読出しを高速
に行なえる画像処理装置を得ることを目的とするもので
ある。
する機能を損なうことなく、ＣＰＵによる読出しを高速
に行なえる画像処理装置を得ることを目的とするもので
ある。
本発明に係る画像処理装置は、所定周期で画像表示装置
に表示データを表示させる画像表示装置コントローラの
表示データ読出しタイミングを、中央演算処理装置から
の読書きのアクセス信号にもとづき、上記周期内で所定
期間遅延させる読出し制御回路を設けたものである。
に表示データを表示させる画像表示装置コントローラの
表示データ読出しタイミングを、中央演算処理装置から
の読書きのアクセス信号にもとづき、上記周期内で所定
期間遅延させる読出し制御回路を設けたものである。
本発明においては、画像表示装置コントローラの表示デ
ータ読出しタイミングが中央演算処理装置によるデータ
読書き時と重なる場合には、中央演算処理装置からのア
クセス信号にもとづき読出し制御回路により同−周期内
で所定期間遅らされて読出される。
ータ読出しタイミングが中央演算処理装置によるデータ
読書き時と重なる場合には、中央演算処理装置からのア
クセス信号にもとづき読出し制御回路により同−周期内
で所定期間遅らされて読出される。
以下、本発明を第１図ないし第４図に示す実施例にもと
づき説明する。なお、従来例と同−又は相当部分には同
一符号を用い、その説明は省略する。
づき説明する。なお、従来例と同−又は相当部分には同
一符号を用い、その説明は省略する。
第１図は本実施例の全体構成を示すブロック図であり、
同図に示すように本実施例においては、従来装置におけ
るアドレスランチ回路２及びリードライト制御回路３は
設けられておらず、新たに読出し制御回路９が設けられ
ている。そして、ＣＰＵＩからのアドレス１０はアドレ
ス切換回路５に直接入力され、上記アドレス切換回路５
．データ切換回路４．フレームメモリ６及び新たに設け
られた読出し制御回路９がＣＰＵＩからのライト信号１
１ａ又はリード信号１１ｂとにより直接制御される。一
方、２２は上記読出し制御回路９から表示データランチ
回１ｉＲ７に出力されるランチ可否状態を示すラッチイ
ネーブル信号、２３は ＩＣＲＴコント
ローラ８から読出し制御回路９に出力される位相及びパ
ルス幅の異なった２種類続出し制御ｎ信号２３ａ、２３
ｂ、２４は読出し制御器＝８− 路９からＣＰＵＩに出力されるレディ信号である。
同図に示すように本実施例においては、従来装置におけ
るアドレスランチ回路２及びリードライト制御回路３は
設けられておらず、新たに読出し制御回路９が設けられ
ている。そして、ＣＰＵＩからのアドレス１０はアドレ
ス切換回路５に直接入力され、上記アドレス切換回路５
．データ切換回路４．フレームメモリ６及び新たに設け
られた読出し制御回路９がＣＰＵＩからのライト信号１
１ａ又はリード信号１１ｂとにより直接制御される。一
方、２２は上記読出し制御回路９から表示データランチ
回１ｉＲ７に出力されるランチ可否状態を示すラッチイ
ネーブル信号、２３は ＩＣＲＴコント
ローラ８から読出し制御回路９に出力される位相及びパ
ルス幅の異なった２種類続出し制御ｎ信号２３ａ、２３
ｂ、２４は読出し制御器＝８− 路９からＣＰＵＩに出力されるレディ信号である。
なお、本実施例における上記読出し制御回路９は、第２
図に示すように、ＮＡＮＤゲート１００゜１０４．１０
５とＤ型フリップフロップ１０１゜１０２．１０３とＡ
ＮＤゲート１０６とから構成されている。なお、ここで
ＩｌｄはＮＡＮＤゲート１００の出力、すなわちライト
信号１１ａ、リード信号１１ｂのいずれかの有無を示す
ＣＰＵＩのアクセス信号、２５はＮＡＮＤゲート１０４
の出力信号を示している。
図に示すように、ＮＡＮＤゲート１００゜１０４．１０
５とＤ型フリップフロップ１０１゜１０２．１０３とＡ
ＮＤゲート１０６とから構成されている。なお、ここで
ＩｌｄはＮＡＮＤゲート１００の出力、すなわちライト
信号１１ａ、リード信号１１ｂのいずれかの有無を示す
ＣＰＵＩのアクセス信号、２５はＮＡＮＤゲート１０４
の出力信号を示している。
次に以上のように構成された本実施例の動作について説
明する。まず、第１図を用いてＣＰＵＩによるフレーム
メモリ６へのデータ読書きについて説明する。データを
書込む場合には、ＣＰＵＩからライト信号１１ａがアド
レス切換回路５．データ切換回路４及びフレームメモリ
６に出力され、この信号１１ａがＬ″の期間にＣＰＵＩ
がらのアドレス１０はアドレス切換回路５を介して、又
ＣＰＵＩからのデータ１２はデータ切換回路４を介して
フレームメモリ６に入力されデータの書込みが行なわれ
る。一方、データを読出ず場合には、同様にリード信号
１１ｂが“■、”の期間にＣＰＵ１からのアドレス１０
がアドレス切換回路５を介してフレームメモリ６に入力
され、データが読出される。読出されたデータはデータ
切換回路４を介してＣＰＵＩに読込まれる。
明する。まず、第１図を用いてＣＰＵＩによるフレーム
メモリ６へのデータ読書きについて説明する。データを
書込む場合には、ＣＰＵＩからライト信号１１ａがアド
レス切換回路５．データ切換回路４及びフレームメモリ
６に出力され、この信号１１ａがＬ″の期間にＣＰＵＩ
がらのアドレス１０はアドレス切換回路５を介して、又
ＣＰＵＩからのデータ１２はデータ切換回路４を介して
フレームメモリ６に入力されデータの書込みが行なわれ
る。一方、データを読出ず場合には、同様にリード信号
１１ｂが“■、”の期間にＣＰＵ１からのアドレス１０
がアドレス切換回路５を介してフレームメモリ６に入力
され、データが読出される。読出されたデータはデータ
切換回路４を介してＣＰＵＩに読込まれる。
次にＣＲＴコントローラ８によるデータの読出しについ
て第２図に示す回路図及び第３図、第４図に示すタイミ
ングチャートを用いて詳しく説明する。まず、第３図の
タイミングチャートで示すようにＣＰＵＩがフレームメ
モリ６に読出しあるいは書込みのアクセスをした時、ア
クセス信号１１ｄの立ち上がりにおいて、読出し制御信
号２３ａが“Ｌ”の場合、すなわちＣＲＴコントローラ
８による読出しがこれから行なわれる場合について説明
する。アクセス信号ｌｉｄの立ち上がりｔｌ。。でＤ型
フリップフロップ１０１において続出、し制御信号２３
ａをランチする。このラッチデータが“Ｌ”であるので
ＣＰＵＩからアクセス信号ｌｉｄが来たことが記憶され
る。このＤ型フー坪へコ リップフロップ１０１のＱ出力は次段のＤ型フリップフ
ロップ１０２において読出し制Ｊ’Ｉｎ信号２３ａの立
ち上がりｔ １０１ でラッチされ、更に、このＤ型フ
リップフロップ１０２のＱ出力は次段のＤ型フリップフ
ロップ１０３において読出し制御信号２３ａの次の立ち
上がりｔ１０４でラッチされる。Ｄ型フリップフロップ
１０２のＱ出力とＤ型フリップフロップ１０３のＱ出力
のＮＡＮＤをとることにより信号２５を得ることができ
る。なお、上記り型フリップフロップ１０３のＱ出力“
Ｉ７”によってＤ型フリップフロップ１０１及び１０２
はセットされる。そして、上記信号２５と読出し制御信
号２３ｂとのＡＮＤをとることにより、ランチイネーブ
ル信号２２が得られる。表示データラッチ回路７におい
ては、このラッチイネーブル信号２２が“Ｉ７”のとき
のみ、表示データラッチ信号２１によって、フレームメ
モリ６から読出された表示データがラッチされる。この
場合、ｉｍ常のタイミングｔ１゜１にて誤った表示デー
タ（Ｃ’ＰＵＤ）をラッチしてしまうが、通常“Ｉ］”
となるラッチイネーブル信号２２を“Ｌ”とすることに
より、同−周期内で所定期間遅らせたタイミングｔｅａ
３で正しい表示データ（ＣＲＴＩ）１）をラッチするこ
とができる。
て第２図に示す回路図及び第３図、第４図に示すタイミ
ングチャートを用いて詳しく説明する。まず、第３図の
タイミングチャートで示すようにＣＰＵＩがフレームメ
モリ６に読出しあるいは書込みのアクセスをした時、ア
クセス信号１１ｄの立ち上がりにおいて、読出し制御信
号２３ａが“Ｌ”の場合、すなわちＣＲＴコントローラ
８による読出しがこれから行なわれる場合について説明
する。アクセス信号ｌｉｄの立ち上がりｔｌ。。でＤ型
フリップフロップ１０１において続出、し制御信号２３
ａをランチする。このラッチデータが“Ｌ”であるので
ＣＰＵＩからアクセス信号ｌｉｄが来たことが記憶され
る。このＤ型フー坪へコ リップフロップ１０１のＱ出力は次段のＤ型フリップフ
ロップ１０２において読出し制Ｊ’Ｉｎ信号２３ａの立
ち上がりｔ １０１ でラッチされ、更に、このＤ型フ
リップフロップ１０２のＱ出力は次段のＤ型フリップフ
ロップ１０３において読出し制御信号２３ａの次の立ち
上がりｔ１０４でラッチされる。Ｄ型フリップフロップ
１０２のＱ出力とＤ型フリップフロップ１０３のＱ出力
のＮＡＮＤをとることにより信号２５を得ることができ
る。なお、上記り型フリップフロップ１０３のＱ出力“
Ｉ７”によってＤ型フリップフロップ１０１及び１０２
はセットされる。そして、上記信号２５と読出し制御信
号２３ｂとのＡＮＤをとることにより、ランチイネーブ
ル信号２２が得られる。表示データラッチ回路７におい
ては、このラッチイネーブル信号２２が“Ｉ７”のとき
のみ、表示データラッチ信号２１によって、フレームメ
モリ６から読出された表示データがラッチされる。この
場合、ｉｍ常のタイミングｔ１゜１にて誤った表示デー
タ（Ｃ’ＰＵＤ）をラッチしてしまうが、通常“Ｉ］”
となるラッチイネーブル信号２２を“Ｌ”とすることに
より、同−周期内で所定期間遅らせたタイミングｔｅａ
３で正しい表示データ（ＣＲＴＩ）１）をラッチするこ
とができる。
なお、この読出しタイミング時ｔ１０３に再びＣＰＵＩ
からアクセスがかかると困るため、この場合のみレディ
信号２４によってＣＰＵ］にウェイトをかけるようにし
ている。次の表示データ（ＣＲＴｒ）２）は通常どうり
ｔｌ。４でラッチされる。このようにしてランチされた
表示データはＣＲＴアドレスが切り換わる直前、ｔ１０
３の値を有効として次段、すなわちＣＲＴ側に送られる
。
からアクセスがかかると困るため、この場合のみレディ
信号２４によってＣＰＵ］にウェイトをかけるようにし
ている。次の表示データ（ＣＲＴｒ）２）は通常どうり
ｔｌ。４でラッチされる。このようにしてランチされた
表示データはＣＲＴアドレスが切り換わる直前、ｔ１０
３の値を有効として次段、すなわちＣＲＴ側に送られる
。
次に第４図のタイミングチャートで示すようにＣＰ ｔ
Ｊ １がフレームメモリ６にアクセスした時、アクセス
信号１１ｄの立ち上がりにおいて読出し制御信号２３ａ
が“Ｈ“の場合、すなわちすでに。ＲＴ：Ｉ／）ｔ：１
−７８．：よ、工、ヵ、１．ゎワ１．１合について説明
する。アクセス信号ｌｉｄの立ち上がりｔｌｌｏでＤ型
フリップフロップ１０１において読出し制御信号２３ａ
をランチする。このラッチデータが“■１″であるので
、Ｄ型フリップフロップ１０１のＱ出力は変化しない。
Ｊ １がフレームメモリ６にアクセスした時、アクセス
信号１１ｄの立ち上がりにおいて読出し制御信号２３ａ
が“Ｈ“の場合、すなわちすでに。ＲＴ：Ｉ／）ｔ：１
−７８．：よ、工、ヵ、１．ゎワ１．１合について説明
する。アクセス信号ｌｉｄの立ち上がりｔｌｌｏでＤ型
フリップフロップ１０１において読出し制御信号２３ａ
をランチする。このラッチデータが“■１″であるので
、Ｄ型フリップフロップ１０１のＱ出力は変化しない。
よってＮＡＮＤ回路１０４の出力信号２５は“Ｈ″のま
までありラッチイネーブル信号２２は読出し制御信号２
３ｂそのままとなる。この場合、第３図の場合と異なり
ｉｍ常の読出しタイミングｔ ＩＩＺにて正しい表示デ
ータ（ＣＲＴＤＩ）をランチできることになる。ラッチ
された表示データは、ＣＲＴアドレスの切り換わる直前
の値ｔ Ｉｌｌを有効としてＣＲＴ側に送られる。
までありラッチイネーブル信号２２は読出し制御信号２
３ｂそのままとなる。この場合、第３図の場合と異なり
ｉｍ常の読出しタイミングｔ ＩＩＺにて正しい表示デ
ータ（ＣＲＴＤＩ）をランチできることになる。ラッチ
された表示データは、ＣＲＴアドレスの切り換わる直前
の値ｔ Ｉｌｌを有効としてＣＲＴ側に送られる。
以上説明したように本発明によれば、所定周期で画像表
示装置に表示データを表示させる画像表示装置コントロ
ーラの表示データ読出しタイミングを、中央演算処理装
置からの読書きのアクセス信号にもとづき、上記周期内
で所定期間遅延させる読出し制御回路を設けたことによ
り、画像表示装置コントローラの画像表示装置に対する
機能を損なうことなく、ＣＰＵによる読出しを高速に行
なえる画像処理装置が得られるという効果がある。
示装置に表示データを表示させる画像表示装置コントロ
ーラの表示データ読出しタイミングを、中央演算処理装
置からの読書きのアクセス信号にもとづき、上記周期内
で所定期間遅延させる読出し制御回路を設けたことによ
り、画像表示装置コントローラの画像表示装置に対する
機能を損なうことなく、ＣＰＵによる読出しを高速に行
なえる画像処理装置が得られるという効果がある。
第１図は本発明による画像処理装置の一実施例を示すブ
ロック図、第２図は上記実施例における読出し制御回路
の回路図。第３図及び第４図はそれぞれ上記実施例の動
作を示すタイミングチャート、第５図は従来装置の一例
を示すブロック図、第６図及び第７図はそれぞれ上記従
来例の動作を示すタイミングチャートである。 １・・・中央演算処理装置（ＣＰＵ） 、６・・・メモ
リ、７・・・表示データラッチ回路、８・・・画像表示
装置コントローラ、９・・・読出し制御回路。 なお、図中、同一または相当部分には同一符号を用いて
いる。 代理人 大 岩 増 １１１＜ほか２名）手続
補正書く自発） ２０発明の名称 画像処理装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ５、補正の対象 図面。 ６、補正の内容 （１１図面、第２図を別紙のとおり補正する。 以上
ロック図、第２図は上記実施例における読出し制御回路
の回路図。第３図及び第４図はそれぞれ上記実施例の動
作を示すタイミングチャート、第５図は従来装置の一例
を示すブロック図、第６図及び第７図はそれぞれ上記従
来例の動作を示すタイミングチャートである。 １・・・中央演算処理装置（ＣＰＵ） 、６・・・メモ
リ、７・・・表示データラッチ回路、８・・・画像表示
装置コントローラ、９・・・読出し制御回路。 なお、図中、同一または相当部分には同一符号を用いて
いる。 代理人 大 岩 増 １１１＜ほか２名）手続
補正書く自発） ２０発明の名称 画像処理装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ５、補正の対象 図面。 ６、補正の内容 （１１図面、第２図を別紙のとおり補正する。 以上
Claims (1)
- 画像表示装置に表示される表示データが記憶されるメモ
リと、読書きのアクセス信号を出力して上記メモリに表
示データを読書きする中央演算処理装置と、上記メモリ
から表示データを読出し、表示データラッチ回路を介し
て所定周期で画像表示装置に当該表示データを表示させ
る画像表示装置コントローラを備えた画像処理装置にお
いて、上記画像表示装置コントローラの表示データ読出
しタイミングを中央演算処理装置からのアクセス信号に
もとづき上記周期内で所定期間遅延させる読出し制御回
路を設けたことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256908A JPS61134793A (ja) | 1984-12-05 | 1984-12-05 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256908A JPS61134793A (ja) | 1984-12-05 | 1984-12-05 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134793A true JPS61134793A (ja) | 1986-06-21 |
Family
ID=17299053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256908A Pending JPS61134793A (ja) | 1984-12-05 | 1984-12-05 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134793A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001353385A (ja) * | 2000-04-12 | 2001-12-25 | Juki Corp | サイクルミシン |
| JP2006163124A (ja) * | 2004-12-09 | 2006-06-22 | Seiko Epson Corp | 半導体集積回路 |
-
1984
- 1984-12-05 JP JP59256908A patent/JPS61134793A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001353385A (ja) * | 2000-04-12 | 2001-12-25 | Juki Corp | サイクルミシン |
| JP2006163124A (ja) * | 2004-12-09 | 2006-06-22 | Seiko Epson Corp | 半導体集積回路 |
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