JPS61134834A - シフタ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は例えば計算機において高速にデータをシフト
するためのシフター回路に関するものである。

〔従来の技術〕

第４図は従来のシフター回路を示す図であり。

図において（１）は入力データを保持するレジスタ。

（２）はシフトさせるビット数にろじて入力Ｂビットの
中から１ビットを選択するセレクタ、（３）は前記セレ
クタ（２）の出力４ビットのうちの１ビットを選択する
セレクタである。

次に従来のシフター回路の動作について第４図及び第５
図を用いて説明する。入力データを保持している前記レ
ジスタ（１）の出力は、第５図に示されるデータバスの
組合わせに従って接続されている前記セレクタ（２ａ）
Ｉ　（２ｂ）？　（２０）？（２４）に入力されシフト
量に応じたデータをそれぞれ出力する。ここではデータ
長を１６ピツトとして考え、このときの第４図の前記セ
レクタ（２Ｌ）？（２ｂ）ｔ（２０）？（２４）と第５
図のデータバスの対応は以下のようになる。第４図のシ
フター回路の出力ＤＯセレクタ（２Ｌ）、（２ｂ）ｔ（
２０）？（２４）の入力は第５図よりセレクタ（２ａ）
の入力は（４１癩ネ＊＊＊＊＊）、セレクタ（２ｂ）の
入力は（＊＊＊＊＊＊＊　Ｕ・Ω）、セレクタ（２ｃ）
の入力は（Ｕｌ　、　［１２、ＨＡ　、　Ｕ４　、　Ｕ
Ｓ　、　Ｔ１６　、　Ｕ７　、　ＵＯ）　、セレクタ（
２ｄ）の入力は（ＩＪｌｏ、Ｌ２．Ｌ５．Ｌ４．Ｌ５．
Ｌ６．Ｌ７．　＊　）となる。

ここで本記号は“０”又は“１”のデータバスを表わす
ものとする。いまシフト量を左側（ＭＳＢ側）へ６ビッ
トシフトする場合（以下８Ｌ６と略す）を考えると前記
セレクタ（２ａ）、（２ｂ）、（２ｃ）、（２ｄ）の出
力は第５図よりそれぞれ（＊　、　＊　、　Ｕ３　、　
Ｌ３　）になり。

前記セレクタ（３）はＵ６を出力する。以下出力Ｄ１〜
ＤＦについても同様にデータバスを選択して入力データ
（Ｕｎ、Ｕｌ　、［２，Ｕ３．Ｕ４，０５．Ｕ６．Ｕ７
．ＬＤ、Ｌｌ　、Ｌ２゜ＬＭ、Ｌ４．Ｌ５．Ｌ６．Ｌ７
　）を左へ６ビットシフトした（Ｕ３．Ｕ４．Ｕ５．Ｕ
６．ｔＪ７．ＬＤ、Ｌｌ　、Ｌ２．Ｌ５，１４．Ｌ５．
Ｌ６．Ｌ７゜＊、＊、＊　）の出力が得られる。

〔発明が解決しようとする問題点〕

上記のような従来のシフター回路では、ビット長とシフ
トさせるビット数に応じてノーード・ウェアの規模が大
きくなるという問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、より少い部品点数で入力データをシフトさせるビ
ット数及び入出力データのビット長の大きなシフター回
路を得ることを目的とする。

〔問題点を解決するだめの手段〕

この発明に係るシフター回路は入力データを入れ換える
セレクターを取り付けたものである、〔作用〕 この発明においては、シフトさせるビット数が右シフト
で８ビット左シフトで９ビット以上のときに入力データ
をセレクターで入れ換えることにより、シフト可能なビ
ット数がＮビットのシフター回路で等測的に２倍の２Ｎ
ピツトシフトできるシフター回路を構成することができ
る。

〔実施例〕

第１図はこの発明の一実施例を示す図であり。

（１１は上記レジスタ（１）と同一のものである。（２
）はシフトするビット数に応じて入力８ビットの中から
１ビットを選択するセレクタ、（３）は前記セレクタ（
２）の出力のうち左シフトか右シフトかにより１ビ　　
　　　１ツトを選択するセレクター、（４）は前記レジ
スタ（１）の出力データをＭ　Ｓ　Ｂ　（ＭＯ８Ｔ　Ｓ
工ＧＮ工Ｆ工ＣＡＲＴＢＩＴ　）側８ビット、　Ｉ、　
Ｓ　Ｂ　（ＩＪＡＳＴ　８ＩＧＮ工Ｆ工ＣＡＲＴＢＩＴ
）側８ビットを入れ替えるセレクタである。

上記のように構成されたシフター回路においてはシフト
するビット数が右シフトで７ビット、左シフトで８ビッ
ト以下の時には通常のシフター回路として動作し、たと
えば、左へ３ビットシフト（第２図中の８Ｌ３）させた
ときについて第１図及び第２図をもとに説明する。前記
レジスタ（１）の入力は（Ｕｏ、０１　、Ｕ２．Ｕ３．
Ｕ４．Ｕ５．Ｕ６．［ｒ７．ＬＯ，Ｌｌ　、Ｌ２゜ＩＪ
Ｓ、Ｌ４．Ｌ５．Ｌ６．Ｌ７　）とし出力線図中＃１に
（ＵＯ９Ｕ１　、Ｕ２．Ｕ３．Ｕ４，０５．υ６．Ｕ７
．ＬＤ、Ｌ１　、Ｉ＋２．Ｌ３．Ｌ４．Ｌ５゜１１６、
Ｌ７）が入力されるものとする。セレクタ（４）の出力
は通常のシフター回路として動作する場合は＃１を出力
する。セレクタ（４ａ）？　（４１））の出力は入力１
６ビットのうちの８ピツトを第２図に従って選びセレク
タ（２）へ入力される。シフター回路の出力がＤＯの時
のセレクタ（２ａ）の入力には（＊、＊、＊、＊。

本、＊、＊、ＵＯ）が入力され、セレクタ（２ｂ）の入
力には（Ｕｌ　、Ｕ２．Ｕ５．Ｕ４．Ｕ５．Ｕ６．［ｒ
７．ＬＤ　）が入力される。

以下同様にしてシフター回路出力Ｄ１〜ＤＩＦまでのセ
レクタ（２）の入力データパスが決められる。

次にシフトさせるビット数が右シフトで８ビット、左シ
フトで９ビット以上の時の動作について＋５）　　　　
　　　　　　　　　、、。

述べる。前期レジスタ（１）の出力＃２には＃１のデー
タバスとはＭ　Ｓ　Ｂ　（ＭＯ８Ｔ　Ｓ工ＧＮ工Ｆ工Ｃ
工ＡＮ’ｌ’　ＢＩＴ）側とＩＪＳ　Ｂ　（ＩＪＩＡＳ
Ｔ　８工ＧＮ工Ｆ工ＣＡＲＴ　ＢＩＴ）側８ビットを入
れ替えたものが出力され、さらに第３図に示すようにセ
レクタ（４ａ）の＃２へ前記レジスタ（１）の出力を入
力する場合にはＬ　８　Ｂ　（ＬＪＡＳＴＢＸＧＭ工Ｆ
工ＣＡＮＴ　ＢＩＴ　）側８ビットノデータハスニ“０
”もしくは“１”を入力させることを意味する。

＊を入力し、セレクタ（４ｂ）には（４ａ）とは逆にＭ
ＥＩＢ（ＭＯ日ＴＳ工Ｇｌｌ工ＦＩＯＡＮＴ　ＢＩＴ）
側８ビットに＊を入力する。セレクタ（４）の出力は入
力１６ビットのうち第３図に従って８ピツトずつ出力さ
せている。

いま、シフター回路の出力ＤＩＦについてみてみると前
記セレクタ（２ａ）の入力は（Ｕｎ、Ｕｌ　、Ｕ２．Ｕ
３．Ｕ４゜ＵＳ、Ｕ６．Ｕ７　）　、セレクタ（２１１
）の入力には（＊、＊、＊。

＊、＊、＊、＊、＊　）が入力される。このようにして
セレクタ（２）の入力バスが決定されると次にシフトさ
せるビット数により前記セレクタ（２）の入力８ビット
中のどの１ビットを選択するかが決まる。第１図におい
てデータｘＯ〜Ｙ′Ｆ、Ｙ−ｇ・〜Ｙ？は左へデータを
３ビットシフト（第２図ではＳｎ２にあたる）させる時
、ｘＯ〜ｘＦが（Ｕ３．Ｕ４．Ｕ５．Ｕ６．Ｕ７．ＬＯ
，Ｌｌ　。

Ｌ２．Ｌ３．Ｌ４．Ｌ５．Ｉ６．Ｌ７．＊、＊、＊　）
が出力されていて。

ＹＯ〜ＹＦには（＊、＊、＊、＊、＊、ＵＯ，Ｕｌ　、
Ｕ２．Ｕ５．Ｕ４゜Ｕ５．Ｕ６．Ｕ７．ＬＯ，Ｌｌ　、
Ｌ２　）が出力されている。以上のｘＯ〜ＸＦ　、　Ｙ
Ｏ〜ＹＦの出力のうち右シフトか左シフトかによりいず
れか一つを選択するのがセレクタ（３）であり、左シフ
ト３ビットの場合はｘＯ〜ＸＦを選ぶ。シフトさせるビ
ット数が左へ９ビット。

右へ８ビット以上の場合も全く同様に考えられる。

シフト量が左へ９ビット、右へ８ビット以上のシフト量
と左へ８ビット、右へ７ビット以下のシフト量との対応
を第３図に示す。

〔発明の効果〕

この発明は以上説明したとおり、シフター回路にＭＢＢ
（ＭＯ８Ｔ８工ＧＮＩＦ工ＣＡＮＴ　Ｓ工Ｔ）側Ｎ／２
ビットの入力データとＬ　Ｓ　Ｂ　（ＬＩＤ！ＡＳＴ　
８工ＧＮ工Ｆ工ＣＡＮＴＢ工Ｔ）側Ｎ／２ビットの入力
データを入れ替えるセレクタを設けることにより入力Ｎ
ビットでＮ／２ビットシフト可能なシフター回路でＮビ
ットシフト可能なシフター回路を構成することができ。

部品点数をほぼ半分に削減することができるという効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図。 第２図及び第３図はデータのシフト量とデータバスの関
係を表わす図、第４図は従来のシフター回路を示すブロ
ック図、第５図はデータのシフト量とデータバスの関係
を表わす図である。 図において、（１）はレジスタ、（２）はセレクタ゛、
（３）はセレクタ、（４）はセレクタ？　（ＫＯ）〜（
ｘｙ）は出力。 （ＹＯ）〜（ｙｙ）は出力を示す。 なお、４！ｒ図中同一符号は同一または相当部分を示す
。

Claims (1)

【特許請求の範囲】
1. 入力データを保持するＮビットの（Ｎ：正整数）レジス
   タと、前記レジスタの出力ＮビットのうちＭＳＢ（ＭＯ
   ＳＴ　ＳＩＧＮＩＦＩＣＡＮＴ　ＢＩＴ）側のＮ／２ビ
   ットとＬＳＢ（ＬＥＡＳＴ　ＳＩＧＮＩＦＩＣＡＮＴ　
   ＢＩＴ）側のＮ／２ビットを入れ替える第１のセレクタ
   ーと、前記第１のセレクタの出力をシフトさせるビット
   数に応じて１ビットを選択する入力Ｎビット出力１ビッ
   トのＮ個の第２のセレクタとを備えたことを特徴とする
   シフター回路。