JPH0793131A - ビットリバース演算回路 - Google Patents
ビットリバース演算回路Info
- Publication number
- JPH0793131A JPH0793131A JP5237045A JP23704593A JPH0793131A JP H0793131 A JPH0793131 A JP H0793131A JP 5237045 A JP5237045 A JP 5237045A JP 23704593 A JP23704593 A JP 23704593A JP H0793131 A JPH0793131 A JP H0793131A
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- JP
- Japan
- Prior art keywords
- circuit
- bit
- bits
- shifter
- shift
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Abstract
(57)【要約】
【目的】小回路規模で実現でき、高速で、しかも設計効
率のよいビットリバース演算回路を提供することを目的
とする。 【構成】上位（Ｍ−Ｎ）ビット処理回路、下位Ｎビット
処理回路加算回路からなり、下位Ｎビット処理回路中の
（Ｍ−Ｎ）ビット左シフト回路は、制御信号を反転した
信号を用いる第１のシフタ回路と、ある所定数のシフト
を行なう第２のシフタ回路で構成される。そして、Ｍ＝
３×２n-2 （ｎは制御信号のビット数、Ｍは入力信号の
ビット数）が成り立つ場合は、第１のシフタ回路をｎ個
の２のべき乗のシフタ回路で、また第２のシフタを２°
のシフタ回路で実現する。
率のよいビットリバース演算回路を提供することを目的
とする。 【構成】上位（Ｍ−Ｎ）ビット処理回路、下位Ｎビット
処理回路加算回路からなり、下位Ｎビット処理回路中の
（Ｍ−Ｎ）ビット左シフト回路は、制御信号を反転した
信号を用いる第１のシフタ回路と、ある所定数のシフト
を行なう第２のシフタ回路で構成される。そして、Ｍ＝
３×２n-2 （ｎは制御信号のビット数、Ｍは入力信号の
ビット数）が成り立つ場合は、第１のシフタ回路をｎ個
の２のべき乗のシフタ回路で、また第２のシフタを２°
のシフタ回路で実現する。
Description
【０００１】
【産業上の利用分野】本発明は、ビットリバース演算回
路に関する。
路に関する。
【０００２】
【従来の技術】従来、図２に示すようにＭビットの入力
信号１に対し、ｎ（２n ≧Ｍ）ビットの制御信号２によ
り、その制御信号が表す数値Ｎにしたがって、上位（Ｍ
−Ｎ）ビットはそのままで、下位Ｎビットがビットリバ
ースした信号を出力１０するビットリバース演算回路
は、１ビットリバース回路１１、２ビットリバース回路
１２、・・・Ｍビットリバース回路１３、の計Ｍ種類の
固定数ビットリバース回路と、前記制御信号が表す数値
Ｎにしたがってこれらの回路のうちのただ１つの回路の
出力を選択する選択回路１４とから構成されており、Ｍ
が増加するとそれにともなって回路規模も大きくなって
しまうという問題があった。
信号１に対し、ｎ（２n ≧Ｍ）ビットの制御信号２によ
り、その制御信号が表す数値Ｎにしたがって、上位（Ｍ
−Ｎ）ビットはそのままで、下位Ｎビットがビットリバ
ースした信号を出力１０するビットリバース演算回路
は、１ビットリバース回路１１、２ビットリバース回路
１２、・・・Ｍビットリバース回路１３、の計Ｍ種類の
固定数ビットリバース回路と、前記制御信号が表す数値
Ｎにしたがってこれらの回路のうちのただ１つの回路の
出力を選択する選択回路１４とから構成されており、Ｍ
が増加するとそれにともなって回路規模も大きくなって
しまうという問題があった。
【０００３】また、回路規模を小さくするために、上位
（Ｍ−Ｎ）ビット処理回路、下位Ｎビット処理回路およ
び加算回路とから構成されるビットリバース演算回路で
あって、その下位Ｎビット処理回路の中に（Ｍ−Ｎ）ビ
ットシフトを行う回路を用い、その（Ｍ−Ｎ）ビットシ
フトを行う回路に（Ｍ−Ｎ）を計算する演算回路を用い
た場合、高速化が困難であるという問題があった。
（Ｍ−Ｎ）ビット処理回路、下位Ｎビット処理回路およ
び加算回路とから構成されるビットリバース演算回路で
あって、その下位Ｎビット処理回路の中に（Ｍ−Ｎ）ビ
ットシフトを行う回路を用い、その（Ｍ−Ｎ）ビットシ
フトを行う回路に（Ｍ−Ｎ）を計算する演算回路を用い
た場合、高速化が困難であるという問題があった。
【０００４】
【発明が解決しようとする課題】前述のように従来の、
Ｍビットの入力信号に対し、ｎ（２n ≧Ｍ）ビットの制
御信号により、その制御信号が表す数値Ｎにしたがっ
て、上位（Ｍ−Ｎ）ビットはそのままで、下位Ｎビット
がビットリバースした信号を出力するビットリバース演
算回路においては、回路規模が大きくなる、あるいは高
速化が困難であるという問題があった。
Ｍビットの入力信号に対し、ｎ（２n ≧Ｍ）ビットの制
御信号により、その制御信号が表す数値Ｎにしたがっ
て、上位（Ｍ−Ｎ）ビットはそのままで、下位Ｎビット
がビットリバースした信号を出力するビットリバース演
算回路においては、回路規模が大きくなる、あるいは高
速化が困難であるという問題があった。
【０００５】本発明は、前記のような問題を解決するた
めに考案したものであり、小回路規模で実現でき、高速
でしかも設計効率のよいビットリバース演算回路を提供
することを目的とする。
めに考案したものであり、小回路規模で実現でき、高速
でしかも設計効率のよいビットリバース演算回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のビットリバース演算回路は、上位（Ｍ−
Ｎ）ビット処理回路、下位Ｎビット処理回路および加算
回路とから構成され、その下位Ｎビット処理回路の中に
（Ｍ−Ｎ）ビットシフトを行う回路を用いる。そしてそ
の（Ｍ−Ｎ）ビットシフトを行う回路は、前記制御信号
を全ビット反転させた信号を制御入力信号とする第１の
シフタ回路と、ある所定数のシフトを行う第２のシフタ
回路とからなる。そして、ＭとＮとの間にＭ＝３×２
n-2 なる関係があるとき、第１のシフタ回路は２0 ビッ
トシフタ回路、２1 ビットシフト回路、２2 ビットシフ
ト回路、・・・２n-2 ビットシフト回路および、２n-2
ビッドシフト回路の計ｎ個の２のべき乗ビットシフト回
路から構成され、また第２のシフタ回路は２0 ビットシ
フト回路からなる。
に、本発明のビットリバース演算回路は、上位（Ｍ−
Ｎ）ビット処理回路、下位Ｎビット処理回路および加算
回路とから構成され、その下位Ｎビット処理回路の中に
（Ｍ−Ｎ）ビットシフトを行う回路を用いる。そしてそ
の（Ｍ−Ｎ）ビットシフトを行う回路は、前記制御信号
を全ビット反転させた信号を制御入力信号とする第１の
シフタ回路と、ある所定数のシフトを行う第２のシフタ
回路とからなる。そして、ＭとＮとの間にＭ＝３×２
n-2 なる関係があるとき、第１のシフタ回路は２0 ビッ
トシフタ回路、２1 ビットシフト回路、２2 ビットシフ
ト回路、・・・２n-2 ビットシフト回路および、２n-2
ビッドシフト回路の計ｎ個の２のべき乗ビットシフト回
路から構成され、また第２のシフタ回路は２0 ビットシ
フト回路からなる。
【０００７】
【作用】本発明の回路においては、上位（Ｍ−Ｎ）ビッ
ト処理回路は、Ｍビットの入力信号の上位（Ｍ−Ｎ）ビ
ットはそのままで下位Ｎビットはすべて０である信号を
出力する。また、下位Ｎビット処理回路は、Ｍビットの
入力信号の上位（Ｍ−Ｎ）ビットはすべて０で下位Ｎビ
ットがビットリバースした信号を出力する。そしてそれ
ら上位（Ｍ−Ｎ）ビット処理回路と下位Ｎビット処理回
路からの２つの出力信号を加算回路で加算する（論理和
を求める）ことで、上位（Ｍ−Ｎ）ビットはそのまま
で、下位Ｎビットがビットリバースした信号を得る。こ
こで下位Ｎビット処理回路は、以下のようにして実現さ
れる。入力されたＭビットの信号は、内部の（Ｍ−Ｎ）
ビットシフトを行う回路により（Ｍ−Ｎ）ビット左シフ
トされる。ここで下位（Ｍ−Ｎ）ビットはすべて０とな
るものとする。次にその（Ｍ−Ｎ）ビット左シフトされ
た信号をＭビット（全ビット）リバースする。その結果
前記のごとき、Ｍビットの入力信号の上位（Ｍ−Ｎ）ビ
ットはすべて０で下位Ｎビットがビットリバースした信
号が得られる。
ト処理回路は、Ｍビットの入力信号の上位（Ｍ−Ｎ）ビ
ットはそのままで下位Ｎビットはすべて０である信号を
出力する。また、下位Ｎビット処理回路は、Ｍビットの
入力信号の上位（Ｍ−Ｎ）ビットはすべて０で下位Ｎビ
ットがビットリバースした信号を出力する。そしてそれ
ら上位（Ｍ−Ｎ）ビット処理回路と下位Ｎビット処理回
路からの２つの出力信号を加算回路で加算する（論理和
を求める）ことで、上位（Ｍ−Ｎ）ビットはそのまま
で、下位Ｎビットがビットリバースした信号を得る。こ
こで下位Ｎビット処理回路は、以下のようにして実現さ
れる。入力されたＭビットの信号は、内部の（Ｍ−Ｎ）
ビットシフトを行う回路により（Ｍ−Ｎ）ビット左シフ
トされる。ここで下位（Ｍ−Ｎ）ビットはすべて０とな
るものとする。次にその（Ｍ−Ｎ）ビット左シフトされ
た信号をＭビット（全ビット）リバースする。その結果
前記のごとき、Ｍビットの入力信号の上位（Ｍ−Ｎ）ビ
ットはすべて０で下位Ｎビットがビットリバースした信
号が得られる。
【０００８】さて、本発明の（Ｍ−Ｎ）ビットシフトを
行う回路は、以下のようにして実現される。いま、ｎビ
ットの制御信号は、その２進数値が数値Ｎを表すものと
する。第１のシフタ回路はその制御信号を全ビット反転
した信号を用いる。この全ビット反転した信号は１の補
数であるので、元の数値Ｎに対して数値（２n −１−
Ｎ）を表すことになる。ところが、その制御信号の各ビ
ットはｎ個の２のべき乗のビットシフト回路、すなわち
２0 ビットシフト回路、２1 ビットシフト回路、・・・
２n-2 ビットシフト回路および２n-2 ビットシフト回路
を制御する。最後のシフト回路が２n-1 でなく２n-2 ビ
ットシフト回路であるため、前記数値（２n −１−Ｎ）
と実際に行われるシフト量とは一致しない。結果的に
は、第１のシフタ回路は、Ｍビットの入力信号に対し
（２n −１−Ｎ）−２n-2 ビット左シフトを行う。ここ
でＭとｎとの間にＭ＝３×２n-2 なる関係があるとき、
第１のシフタ回路は、（２n −１−Ｎ）−２n-2 ＝Ｍ−
Ｎ−１ビット左シフトを行ったことになる。そしてその
左シフトされた信号を第２のシフタ回路によりある所定
のビット数、すなわち２0 ＝１ビット左シフトする。こ
のようにして全体として、（Ｍ−Ｎ）ビット左シフトさ
れた信号が得られる。
行う回路は、以下のようにして実現される。いま、ｎビ
ットの制御信号は、その２進数値が数値Ｎを表すものと
する。第１のシフタ回路はその制御信号を全ビット反転
した信号を用いる。この全ビット反転した信号は１の補
数であるので、元の数値Ｎに対して数値（２n −１−
Ｎ）を表すことになる。ところが、その制御信号の各ビ
ットはｎ個の２のべき乗のビットシフト回路、すなわち
２0 ビットシフト回路、２1 ビットシフト回路、・・・
２n-2 ビットシフト回路および２n-2 ビットシフト回路
を制御する。最後のシフト回路が２n-1 でなく２n-2 ビ
ットシフト回路であるため、前記数値（２n −１−Ｎ）
と実際に行われるシフト量とは一致しない。結果的に
は、第１のシフタ回路は、Ｍビットの入力信号に対し
（２n −１−Ｎ）−２n-2 ビット左シフトを行う。ここ
でＭとｎとの間にＭ＝３×２n-2 なる関係があるとき、
第１のシフタ回路は、（２n −１−Ｎ）−２n-2 ＝Ｍ−
Ｎ−１ビット左シフトを行ったことになる。そしてその
左シフトされた信号を第２のシフタ回路によりある所定
のビット数、すなわち２0 ＝１ビット左シフトする。こ
のようにして全体として、（Ｍ−Ｎ）ビット左シフトさ
れた信号が得られる。
【０００９】通常、第１のシフタ回路は、２0 ビットシ
フト回路、２1 ビットシフト回路、・・・２n-1 ビット
シフト回路で構成され、よってＭビットの入力信号に対
し（２n −１−Ｎ）ビット左シフトを行う。そして、第
２のシフタ回路によりある所定のビット数、すなわち
（２n −１−Ｍ）ビット右シフトを行う。それにより全
体として（２n −１−Ｎ）−（２n −１−Ｍ）＝（Ｍ−
Ｎ）ビット左シフトを実現する。しかしながらその場
合、第１のシフタ回路では、最大２n-1 ビットのシフト
回路が必要であり、また第２のシフタ回路も（２n −１
−Ｍ）ビットというシフト量の大きなシフト回路が必要
となる。一方、本発明においては、第１のシフタ回路
は、最大でもシフト量が２n-2 ビットのシフト回路で、
また第２のシフタ回路は、最小のシフト量である２0 ビ
ットのシフト回路で実現でき、よって両者併せて、たっ
た（ｎ−１）種類で（ｎ＋１）個の、しかも２のべき乗
ビットシフト回路だけで実現できるため、回路規模が小
さい、設計効率のよいビットリバース演算回路を提供で
きる。
フト回路、２1 ビットシフト回路、・・・２n-1 ビット
シフト回路で構成され、よってＭビットの入力信号に対
し（２n −１−Ｎ）ビット左シフトを行う。そして、第
２のシフタ回路によりある所定のビット数、すなわち
（２n −１−Ｍ）ビット右シフトを行う。それにより全
体として（２n −１−Ｎ）−（２n −１−Ｍ）＝（Ｍ−
Ｎ）ビット左シフトを実現する。しかしながらその場
合、第１のシフタ回路では、最大２n-1 ビットのシフト
回路が必要であり、また第２のシフタ回路も（２n −１
−Ｍ）ビットというシフト量の大きなシフト回路が必要
となる。一方、本発明においては、第１のシフタ回路
は、最大でもシフト量が２n-2 ビットのシフト回路で、
また第２のシフタ回路は、最小のシフト量である２0 ビ
ットのシフト回路で実現でき、よって両者併せて、たっ
た（ｎ−１）種類で（ｎ＋１）個の、しかも２のべき乗
ビットシフト回路だけで実現できるため、回路規模が小
さい、設計効率のよいビットリバース演算回路を提供で
きる。
【００１０】
【実施例】以下に本発明の実施例について図面を参照し
ながら説明する。図１は、本発明のビットリバース演算
回路のブロック図である。上位（Ｍ−Ｎ）ビット処理回
路３、下位Ｎビット処理回路４と加算（論理和）回路５
より構成されており、下位Ｎビット処理回路４は、反転
した制御信号２を用いるｎ個の２のべき乗のビットシフ
ト回路からなる第１のシフタ回路６と、２0 ビットシフ
トを行う第２のシフタ回路７と、Ｍビットリバース回路
８とよりなる。上位（Ｍ−Ｎ）ビット処理回路３は、上
位（Ｍ−Ｎ）ビットはそのままで下位ｎビットはすべて
０である信号を出力する。下位Ｎビット処理回路４は、
Ｍビットの入力信号１に対し第１および第２のシフタ回
路による（Ｍ−Ｎ）ビット左シフタ回路９で（Ｍ−Ｎ）
ビット左シフトを行い、次にＭビットのビットリバース
を行う。その結果、上位（Ｍ−Ｎ）ビットはすべて０で
下位Ｎビットがビットリバースした信号が出力される。
加算回路５でこれら２つの出力信号を加算し、Ｍビット
の入力信号の上位（Ｍ−Ｎ）ビットはそのままで下位Ｎ
ビットがビットリバースした出力信号１０を出力する。
ながら説明する。図１は、本発明のビットリバース演算
回路のブロック図である。上位（Ｍ−Ｎ）ビット処理回
路３、下位Ｎビット処理回路４と加算（論理和）回路５
より構成されており、下位Ｎビット処理回路４は、反転
した制御信号２を用いるｎ個の２のべき乗のビットシフ
ト回路からなる第１のシフタ回路６と、２0 ビットシフ
トを行う第２のシフタ回路７と、Ｍビットリバース回路
８とよりなる。上位（Ｍ−Ｎ）ビット処理回路３は、上
位（Ｍ−Ｎ）ビットはそのままで下位ｎビットはすべて
０である信号を出力する。下位Ｎビット処理回路４は、
Ｍビットの入力信号１に対し第１および第２のシフタ回
路による（Ｍ−Ｎ）ビット左シフタ回路９で（Ｍ−Ｎ）
ビット左シフトを行い、次にＭビットのビットリバース
を行う。その結果、上位（Ｍ−Ｎ）ビットはすべて０で
下位Ｎビットがビットリバースした信号が出力される。
加算回路５でこれら２つの出力信号を加算し、Ｍビット
の入力信号の上位（Ｍ−Ｎ）ビットはそのままで下位Ｎ
ビットがビットリバースした出力信号１０を出力する。
【００１１】
【発明の効果】以上述べてきたように本発明によれば、
下位Ｎビット処理回路に用いる（Ｍ−Ｎ）ビットシフト
を行う回路に、制御信号を反転させた信号を入力する第
１のシフタ回路と、ある所定数のシフトを行う第２のシ
フタ回路を用いることで、従来の方式のものに比べて全
体として回路規模が小さい、ビットリバース演算回路を
実現できる。さらにＭとｎとの間にＭ＝３×２n-2 なる
関係があるとき、第１のシフタ回路は、最大でもシフト
量が２n-2 ビットのシフト回路で、また第２のシフタ回
路は、最小のシフト量である２0 ビットのシフト回路で
実現でき、よって両者併せて、たった（ｎ−１）種類で
（ｎ＋１）個の、しかも２のべき乗ビットシフト回路だ
けで実現できるため、回路規模が小さい、設計効率のよ
いビットリバース演算回路を提供する。
下位Ｎビット処理回路に用いる（Ｍ−Ｎ）ビットシフト
を行う回路に、制御信号を反転させた信号を入力する第
１のシフタ回路と、ある所定数のシフトを行う第２のシ
フタ回路を用いることで、従来の方式のものに比べて全
体として回路規模が小さい、ビットリバース演算回路を
実現できる。さらにＭとｎとの間にＭ＝３×２n-2 なる
関係があるとき、第１のシフタ回路は、最大でもシフト
量が２n-2 ビットのシフト回路で、また第２のシフタ回
路は、最小のシフト量である２0 ビットのシフト回路で
実現でき、よって両者併せて、たった（ｎ−１）種類で
（ｎ＋１）個の、しかも２のべき乗ビットシフト回路だ
けで実現できるため、回路規模が小さい、設計効率のよ
いビットリバース演算回路を提供する。
【図１】 本発明の実施例を示すブロック図。
【図２】 従来例を示すブロック図。
１…Ｍビット入力信号 ２…ｎビット制御信号 ３…上位（Ｍ−Ｎ）ビット処理回路 ４…下位Ｎビット処理回路 ５…加算回路 ６…第１のシフタ回路 ７…第２のシフタ回路 ８…Ｍビットリバース回路 ９…（Ｍ−Ｎ）ビット左シフタ回路 １０…出力信号
Claims (1)
- 【請求項１】 Ｍビットの入力信号に対して、ｎ（２n
≧Ｍ）ビットの制御信号により、その制御信号が表す数
値Ｎにしたがって、上位（Ｍ−Ｎ）ビットはそのままで
下位Ｎビットのみビットリバースした信号を出力するビ
ットリバース演算回路であって、その回路は上位（Ｍ−
Ｎ）ビット処理回路、下位Ｎビット処理回路および加算
回路とから構成され、その下位Ｎビット処理回路の中に
は（Ｍ−Ｎ）ビットシフトを行う回路を用い、その（Ｍ
−Ｎ）ビットシフトを行う回路は、前記制御信号を全ビ
ット論理反転させた信号を制御入力信号とする第１のシ
フタ回路と、ある所定数のシフトを行う第２のシフタ回
路とからなる、ビットリバース演算回路において、Ｍと
ｎとの間にＭ＝３×２n-2 なる関係があるとき、前記第
１のシフタ回路は２0 ビットシフト回路、２1 ビットシ
フト回路、２2 ビットシフト回路、・・・２n-2 ビット
シフト回路および２n-2 ビットシフト回路の、計ｎ個の
２のべき乗ビットシフト回路から構成され、また前記第
２のシフタ回路は２0 ビットシフト回路からなることを
特徴とするビットリバース演算回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237045A JPH0793131A (ja) | 1993-09-24 | 1993-09-24 | ビットリバース演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237045A JPH0793131A (ja) | 1993-09-24 | 1993-09-24 | ビットリバース演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793131A true JPH0793131A (ja) | 1995-04-07 |
Family
ID=17009594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237045A Pending JPH0793131A (ja) | 1993-09-24 | 1993-09-24 | ビットリバース演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793131A (ja) |
-
1993
- 1993-09-24 JP JP5237045A patent/JPH0793131A/ja active Pending
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