JPS61134840A - マイクロプログラム プロセツサの制御装置 - Google Patents
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- JPS61134840A JPS61134840A JP60269538A JP26953885A JPS61134840A JP S61134840 A JPS61134840 A JP S61134840A JP 60269538 A JP60269538 A JP 60269538A JP 26953885 A JP26953885 A JP 26953885A JP S61134840 A JPS61134840 A JP S61134840A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサに関する。更に特定すれば、マイク
ロ命令レジスタに保持されたマイクロ命令の実行におい
て、演算装置（ＡＬＵ）を制御するための制御信号を発
生する制御装置に関する。
ロ命令レジスタに保持されたマイクロ命令の実行におい
て、演算装置（ＡＬＵ）を制御するための制御信号を発
生する制御装置に関する。
プロセッサは、算術命令、レフト命令、論理命令、デー
タ操作命令などの種々の命令を実行する。これらの命令
はメモリーメモリ命令、メモリーレジスタ命令、レジス
ターレジスタ命令などに分類できる。更に、タイプ１命
令、タイプ２命令などに分類されよう。各タイプの命令
は、対応する命令フォーマットを持つ。今日マイクロプ
ログラマブルマイクロ プロセッサのマクロ命令の実行
には種々の方法が用いられている。例えば、ファームウ
ェアプログラムあるいはルーチン（すなわち命令群）を
マイクロ命令群を格納しているコントロールストアすな
わちコントロールメモリに買〈方法がある。最初に、マ
クロ命令の命令コードがデコードされると、ファームウ
ェアルーチンの１つが呼び出されて実行される。データ
操作形のマクロ命令のよう表所足のタイプのマクロ命令
に対しては、基本動作は複数のマクロ命令に対して共通
に成り得る。例えば、′論理値１０ビットテスト”や“
論理値Ｏのピットテスト”などである。特定の命令に基
づいて、対応するマイクロプログラムルーチンへの分岐
が行われる。そのマイクロプログラムは、特電の命令を
実行し、指定されたピッ）？テストするであろう。これ
を実現するには、数個のマイクロ命令を実行する必要が
あシ、また、これらのマイクロ命令をコントロールスト
アに格納しておく必要がある。
タ操作命令などの種々の命令を実行する。これらの命令
はメモリーメモリ命令、メモリーレジスタ命令、レジス
ターレジスタ命令などに分類できる。更に、タイプ１命
令、タイプ２命令などに分類されよう。各タイプの命令
は、対応する命令フォーマットを持つ。今日マイクロプ
ログラマブルマイクロ プロセッサのマクロ命令の実行
には種々の方法が用いられている。例えば、ファームウ
ェアプログラムあるいはルーチン（すなわち命令群）を
マイクロ命令群を格納しているコントロールストアすな
わちコントロールメモリに買〈方法がある。最初に、マ
クロ命令の命令コードがデコードされると、ファームウ
ェアルーチンの１つが呼び出されて実行される。データ
操作形のマクロ命令のよう表所足のタイプのマクロ命令
に対しては、基本動作は複数のマクロ命令に対して共通
に成り得る。例えば、′論理値１０ビットテスト”や“
論理値Ｏのピットテスト”などである。特定の命令に基
づいて、対応するマイクロプログラムルーチンへの分岐
が行われる。そのマイクロプログラムは、特電の命令を
実行し、指定されたピッ）？テストするであろう。これ
を実現するには、数個のマイクロ命令を実行する必要が
あシ、また、これらのマイクロ命令をコントロールスト
アに格納しておく必要がある。
コントロールストアの大きさとマクロ命令の実行に必要
なマイクロ命令の数を減少させ、結果としてより高速の
実行速度を得るのが望ましい。
なマイクロ命令の数を減少させ、結果としてより高速の
実行速度を得るのが望ましい。
〔問題点を解決するための手段〕 １
本発明は、マイクロ命令をコントロールストアからフェ
ッチし、マイクロ命令レジスタに転送するときに、マイ
クロ命令を修正するものである。マイクロ命令の所定の
フィールドは、基本命令コードの変化を指定するマクロ
命令の所定のフイールｒで修正され、それにより基本動
作を修正し、マクロ命令の実行時間を減少させ、結果と
してマクロ命令の実行速度を速くする。
本発明は、マイクロ命令をコントロールストアからフェ
ッチし、マイクロ命令レジスタに転送するときに、マイ
クロ命令を修正するものである。マイクロ命令の所定の
フィールドは、基本命令コードの変化を指定するマクロ
命令の所定のフイールｒで修正され、それにより基本動
作を修正し、マクロ命令の実行時間を減少させ、結果と
してマクロ命令の実行速度を速くする。
本発明により、マイクロプログラマブルマイクロプロセ
ッサの制御装置が提供される。マイクロプログラマブル
マイクロプロセッサは、制御装置、演算装置（ＡＬＵ）
および関連するレジスタ群を含み、予め定義された命令
セットの各命令を実行する。各命令はオペランドフィー
ルドと命令コーＰフィールドをもつ。
ッサの制御装置が提供される。マイクロプログラマブル
マイクロプロセッサは、制御装置、演算装置（ＡＬＵ）
および関連するレジスタ群を含み、予め定義された命令
セットの各命令を実行する。各命令はオペランドフィー
ルドと命令コーＰフィールドをもつ。
本発明の制御装置は、複数のマイクロ命令を格納するコ
ントロールストアを含む。
ントロールストアを含む。
トランスレーションニレメン）ハ、３Ｊ在実行中の命令
のオペランドフィールドが入力されるように表っている
入力端子をもち、命令のオペランドフィールＰのフォー
マットによって表わされる情報をマイクロ命令語のフォ
ーマットに適合した情報に変換する。すなわちマイクロ
命令語がコントロールストアからフェッチされるときに
・、そのマイクロ命令語の修正のために変換されたオペ
ランドデータを出力する。
のオペランドフィールドが入力されるように表っている
入力端子をもち、命令のオペランドフィールＰのフォー
マットによって表わされる情報をマイクロ命令語のフォ
ーマットに適合した情報に変換する。すなわちマイクロ
命令語がコントロールストアからフェッチされるときに
・、そのマイクロ命令語の修正のために変換されたオペ
ランドデータを出力する。
スイッチングエレメントは、フェッチされたマイクロ命
令の予め選択された部分を受けるたメニ、コントロール
ストアに動作上接続されている第１の組の入力端子をも
ち、更に、変換されたオペランドデータを受けるように
トランスレ・−ジョンエレメントに動作上接続されてい
る第２の組の入力端子をもつ。このスイッチングエレメ
ントは、選択信号に応答して、フェッチされたマイクロ
命令語の予め選択された部分と変換されたオペランドデ
ータのいずれかを選択し、選択されたデータを出力する
。
令の予め選択された部分を受けるたメニ、コントロール
ストアに動作上接続されている第１の組の入力端子をも
ち、更に、変換されたオペランドデータを受けるように
トランスレ・−ジョンエレメントに動作上接続されてい
る第２の組の入力端子をもつ。このスイッチングエレメ
ントは、選択信号に応答して、フェッチされたマイクロ
命令語の予め選択された部分と変換されたオペランドデ
ータのいずれかを選択し、選択されたデータを出力する
。
レジスタは選択されたデータを受けるためにスイッチン
グエレメントに動作上接続され、更にフェッチされたマ
イクロ命令語のスイッチングエレメントによる選択を受
けない部分が入力されるようにコントロールストアに動
作上接続されている。このレジスタは現在実行中のマイ
クロ命令を保持する。
グエレメントに動作上接続され、更にフェッチされたマ
イクロ命令語のスイッチングエレメントによる選択を受
けない部分が入力されるようにコントロールストアに動
作上接続されている。このレジスタは現在実行中のマイ
クロ命令を保持する。
したがって、本発明の目的は、マイクロ命−６−。
令がコントロールストアからフェッチされるとき、それ
を修正する制御装置を提供することにある。
を修正する制御装置を提供することにある。
他の目的は、マイクロ命令がコントロールストアからフ
ェッチされるときマクロ命令からの所定のフィールＰに
より、そのマイクロ命令を修正するマイクロプログラマ
ブルプロセッサの制御装置を提供することにある。
ェッチされるときマクロ命令からの所定のフィールＰに
より、そのマイクロ命令を修正するマイクロプログラマ
ブルプロセッサの制御装置を提供することにある。
本発明のこれらの目的およびその他の目的は、以下の記
述および図面を参照することにより、より明白になるで
あろう。記述および図面において、類似した文字、記号
は、類似したものを表わす。
述および図面を参照することにより、より明白になるで
あろう。記述および図面において、類似した文字、記号
は、類似したものを表わす。
第１図は、本発明の制御装置２０を含むマイクロプログ
ラマブルマイクロプロセッサ（以下マイクロプロセッサ
と略記する）１０の実施例のブロック図で、マイクロプ
ロセッサ１０は、メモリデータレジスタ（ＭＤレジスタ
）１０１、メモリアドレスレジスタ（ＭＡレジスタ）１
０２を含む。ＭＤレジスタ、ＭＡレジスタはメモリノ々
ス１０３を経て、メモリ〔図示されていない〕とインタ
ーフェースしている。実施例のマイクロプロセッサ１０
はＡＱタイプのプロセッサであり、Ａレジスタ１０４、
専用のメモリ ロケーションを利用したＱレジスタ（図
示されていない）およびＢレジスタ１０５を含む。プロ
グラムカウンタ１０６およびシフトカウンタ１０７は、
マイクロプロセッサ１０の命令の総合的な制御と実行を
するのに利用される。ＡＬＵＩ １０は、制御装置２０
の制御の下に種々の演算を実行する。本実施例では、
ＡＬＵｌｌｏはＴＴＬ Ｉｏ ７４Ｆ１８１である。Ａ
ＬＵ１１００Ａ入力およびＢ入力は、Ａレジスタ１０４
、Ｂレジスタ１０５、ＭＤレジスタ１０１、ＭＡレジス
タ１０２からのオペランドデータおよびにノ々スを経て
にレジスタ１１５からのデータがそれぞ １れＡ
−ＭＵＸＩ １１、Ｂ−ＭＵＸｌｌ ２を通って入力さ
れるように結合されている。（ＡＬＵＩ １０のＡ入力
、Ｂ入力の線に示される数２４は、本実施例で用いられ
る線のビット数を示す。本実施例の図には、この表示法
が用いられる。）７一 本実施例の制御装置２０は、マイクロプロセッサ１０の
マクロ命令セットを実現するのに利用されるマイクロ命
令をストアする４８ビット制御用ＲＯＭ２０１を含む。
ラマブルマイクロプロセッサ（以下マイクロプロセッサ
と略記する）１０の実施例のブロック図で、マイクロプ
ロセッサ１０は、メモリデータレジスタ（ＭＤレジスタ
）１０１、メモリアドレスレジスタ（ＭＡレジスタ）１
０２を含む。ＭＤレジスタ、ＭＡレジスタはメモリノ々
ス１０３を経て、メモリ〔図示されていない〕とインタ
ーフェースしている。実施例のマイクロプロセッサ１０
はＡＱタイプのプロセッサであり、Ａレジスタ１０４、
専用のメモリ ロケーションを利用したＱレジスタ（図
示されていない）およびＢレジスタ１０５を含む。プロ
グラムカウンタ１０６およびシフトカウンタ１０７は、
マイクロプロセッサ１０の命令の総合的な制御と実行を
するのに利用される。ＡＬＵＩ １０は、制御装置２０
の制御の下に種々の演算を実行する。本実施例では、
ＡＬＵｌｌｏはＴＴＬ Ｉｏ ７４Ｆ１８１である。Ａ
ＬＵ１１００Ａ入力およびＢ入力は、Ａレジスタ１０４
、Ｂレジスタ１０５、ＭＤレジスタ１０１、ＭＡレジス
タ１０２からのオペランドデータおよびにノ々スを経て
にレジスタ１１５からのデータがそれぞ １れＡ
−ＭＵＸＩ １１、Ｂ−ＭＵＸｌｌ ２を通って入力さ
れるように結合されている。（ＡＬＵＩ １０のＡ入力
、Ｂ入力の線に示される数２４は、本実施例で用いられ
る線のビット数を示す。本実施例の図には、この表示法
が用いられる。）７一 本実施例の制御装置２０は、マイクロプロセッサ１０の
マクロ命令セットを実現するのに利用されるマイクロ命
令をストアする４８ビット制御用ＲＯＭ２０１を含む。
制御用ＲＯＭ２０１は、マイクロ命令の一部として、あ
る種のマイクロ命令を実行するときに定数ＦＲＯＭ ２
０３から得られる定数を含む。制御用ＲＯＭ ２０１か
らの１２ビツトはＭＵＸ ２０２の第１の入力に結合さ
れている。１２ビツトの第２のグループはフィールドプ
ログラマブルロジックアレイ（ＦＰＬＡと略記する）２
０４からＭＵＸ ２０２の第２の入力に結合されている
。ＭＵＸ ２０２の１２ビツト出力は、制御用Ｒ，ＯＭ
２０１からの３６ビツトとともにマイクロ命令レジス
タ２０５に結合されている。
る種のマイクロ命令を実行するときに定数ＦＲＯＭ ２
０３から得られる定数を含む。制御用ＲＯＭ ２０１か
らの１２ビツトはＭＵＸ ２０２の第１の入力に結合さ
れている。１２ビツトの第２のグループはフィールドプ
ログラマブルロジックアレイ（ＦＰＬＡと略記する）２
０４からＭＵＸ ２０２の第２の入力に結合されている
。ＭＵＸ ２０２の１２ビツト出力は、制御用Ｒ，ＯＭ
２０１からの３６ビツトとともにマイクロ命令レジス
タ２０５に結合されている。
啼イクロ命令レジスタ２０５とデコーダ２０６の出力は
、ＡＬＵ １１０などの種々のユニットに結合され、こ
れらのユニットを制御する制御信号となる。選択信号５
ＲＬＢＯＴ（２０６）によりＭＵＸ２０２の第２の入力
を選択することにより、制御用ＲＯＭ ２０１から読取
られるマイクロ命令の所足のビットが修正される。それ
によりマイクロ命令レジスタ２０５へ転送されるマイク
ロ命令は、異なる（すなわち修正された）コントロール
インジケータの組、すなわち修正動作のための制御信号
の修正された組が与えられる。マイクロ命令の修正すれ
る１２ビツトの一部は、マクロ命令ノオペランドフィー
ルドにより決足される。ＭＡレジスタ１０２に一時的に
ストアされるオペランドフィールドは、ＦＰＬＡ ２０
４に結合されている。
、ＡＬＵ １１０などの種々のユニットに結合され、こ
れらのユニットを制御する制御信号となる。選択信号５
ＲＬＢＯＴ（２０６）によりＭＵＸ２０２の第２の入力
を選択することにより、制御用ＲＯＭ ２０１から読取
られるマイクロ命令の所足のビットが修正される。それ
によりマイクロ命令レジスタ２０５へ転送されるマイク
ロ命令は、異なる（すなわち修正された）コントロール
インジケータの組、すなわち修正動作のための制御信号
の修正された組が与えられる。マイクロ命令の修正すれ
る１２ビツトの一部は、マクロ命令ノオペランドフィー
ルドにより決足される。ＭＡレジスタ１０２に一時的に
ストアされるオペランドフィールドは、ＦＰＬＡ ２０
４に結合されている。
ＦＰＬＡ２０４１ｄ、そのオペランドデータをマイクロ
命令の制御ビットにデコードする。制御用ＲＯＭ２０１
は、ＭＡレジスタ１０２０ビット１〜１２、マイクロ命
令の次命令アドレスフィールド、または、マクロＯＰコ
ードレジスタ１２０によって与えられるアドレスによっ
てアドレスされる。
命令の制御ビットにデコードする。制御用ＲＯＭ２０１
は、ＭＡレジスタ１０２０ビット１〜１２、マイクロ命
令の次命令アドレスフィールド、または、マクロＯＰコ
ードレジスタ１２０によって与えられるアドレスによっ
てアドレスされる。
本実施例では、データ操作およびビットテスト形の命令
に対して実施されるので、テストフリップ−フロップ制
御ロジック２０７とテストフリップ−フロップ２０８が
含まれている。ＦＰＬＡ２０４からの４ビツトは、ＡＬ
Ｕ １１０からのＡＬＵテスト出力信号と２４ ： Ｉ
Ａレジスタ■■１１３の出力信号とともにテスト フリ
ップ−フロップ制御ロジック２０７に結合されている。
に対して実施されるので、テストフリップ−フロップ制
御ロジック２０７とテストフリップ−フロップ２０８が
含まれている。ＦＰＬＡ２０４からの４ビツトは、ＡＬ
Ｕ １１０からのＡＬＵテスト出力信号と２４ ： Ｉ
Ａレジスタ■■１１３の出力信号とともにテスト フリ
ップ−フロップ制御ロジック２０７に結合されている。
本実施例のマイクロプロセッサ−０は、第１表に示され
る５種類の命令を定義している。
る５種類の命令を定義している。
第 １ 表
タイプ１：ＡレジスタとＴ８ＴＦ（テスト フリップフ
ロップ）に関係するレジスタ操作命 令 タイプ２：入出力およびある種の内部機械命令タイプ３
：ＡおよびＱレジスタ操作命令１’４”ｊ４：フルオペ
ランド命令 タイプ５：メモリにあるプログラムを実行する拡張機能
（擬似）命令 と＼では、本発明の制御装置の修正機能を利用するタイ
プ１命令に特に関心がある。タイプ１命令の実行におい
てマイクロプロセッサ−０に要求される動作を説明する
前に、マイクロプロセッサ−０の一般的な説明をしよう
。
ロップ）に関係するレジスタ操作命 令 タイプ２：入出力およびある種の内部機械命令タイプ３
：ＡおよびＱレジスタ操作命令１’４”ｊ４：フルオペ
ランド命令 タイプ５：メモリにあるプログラムを実行する拡張機能
（擬似）命令 と＼では、本発明の制御装置の修正機能を利用するタイ
プ１命令に特に関心がある。タイプ１命令の実行におい
てマイクロプロセッサ−０に要求される動作を説明する
前に、マイクロプロセッサ−０の一般的な説明をしよう
。
第２図は、タイプ１命令語の命令フォーマットを示す。
本実施例のマイクロプロセッサ１０け、２４ビット命令
語を利用する。上位６♂ツト（♂シト１８−２３）は、
マクロ命令コードに利用される。インデックス修飾可能
な命令のビット１５−１７はインデックスレジスタを指
定するのに用いられる。ビット０−１４はオペランドフ
ィールドを定義する。タイプ４命令においては、オペラ
ンドはオペランドデータのメモリアドレスを定義する。
語を利用する。上位６♂ツト（♂シト１８−２３）は、
マクロ命令コードに利用される。インデックス修飾可能
な命令のビット１５−１７はインデックスレジスタを指
定するのに用いられる。ビット０−１４はオペランドフ
ィールドを定義する。タイプ４命令においては、オペラ
ンドはオペランドデータのメモリアドレスを定義する。
タイプ１命令においては、Ｒ，フィールドは、命令コー
ドの基本動作の変形を定義する。テストフィールド（ビ
ット５）は、テスト動作が含まれるかどうかを定義し、
Ｋフィールド（ビット０−４）はテストされるべきビッ
トを指定する。テストされるべき実効ビットは、Ｋフィ
ールドとインデックスフィールドの関数である。
ＩＫフィールドはインデックス修飾を受けられるからで
ある。
ドの基本動作の変形を定義する。テストフィールド（ビ
ット５）は、テスト動作が含まれるかどうかを定義し、
Ｋフィールド（ビット０−４）はテストされるべきビッ
トを指定する。テストされるべき実効ビットは、Ｋフィ
ールドとインデックスフィールドの関数である。
ＩＫフィールドはインデックス修飾を受けられるからで
ある。
第３図は、本実施例のマイクロプロセッサ１０のマイク
ロ命令語のフォーマットを示す。修正ビットは、ＦＰＬ
Ａ２０４によって供給される。
ロ命令語のフォーマットを示す。修正ビットは、ＦＰＬ
Ａ２０４によって供給される。
マイクロ命令語のビット３５−４０とビット８−１３は
ＦＰＬＡ２０４によって修正される。マイクロ命令語の
ビット３５−３９は、ＡＬＵ １１０の制御に利用され
、マイクロ命令語のビット４０は、ＡＬＵの行先のため
に利用される。ビット４０はＡレジスタ１０４を指定す
る。次マイクロ命令アドレスはマイクロ命令語のビット
６−１７によって与えられる。
ＦＰＬＡ２０４によって修正される。マイクロ命令語の
ビット３５−３９は、ＡＬＵ １１０の制御に利用され
、マイクロ命令語のビット４０は、ＡＬＵの行先のため
に利用される。ビット４０はＡレジスタ１０４を指定す
る。次マイクロ命令アドレスはマイクロ命令語のビット
６−１７によって与えられる。
さて、マイクロプロセッサ１０の基本動作について説明
する。マイクロプロセッサｌＯの第１サイクルの間に、
命令がメモリ（図示されていない）からフェッチされ、
ＭＤレジスタ１０１にストアされる。上位６ビツト（ビ
ット１８−２３）はＯＰコードレジスタ１２０にも入れ
られる。これら６ビツトは基本命令（すなわちマクロ）
ＯＰコードを構成する。この第１サイクルの一部として
、命令は相対アドレシングあるいはインデックス修飾の
結果としてアドレスあるいは命令の修飾を受ける。この
動作の結果は、ＭＡ入レジスタ０２に格納される。ＯＰ
コードレジスタ１２０から供給される命令コードに基づ
き、制御用ＲＯＭ２０１に格納されているファームウェ
アルーチンが、ＯＰコードレジスタ１２０の内容に基づ
き６４通りの分岐を実行する。これによりマイクロプロ
セッサ１００６４種の基本命令コードの１つを実行する
に必要なルーチンにファームウェアを方向づける。以上
の動作はマイクロプロセッサ１０の全ての命令の実行に
共通である。
する。マイクロプロセッサｌＯの第１サイクルの間に、
命令がメモリ（図示されていない）からフェッチされ、
ＭＤレジスタ１０１にストアされる。上位６ビツト（ビ
ット１８−２３）はＯＰコードレジスタ１２０にも入れ
られる。これら６ビツトは基本命令（すなわちマクロ）
ＯＰコードを構成する。この第１サイクルの一部として
、命令は相対アドレシングあるいはインデックス修飾の
結果としてアドレスあるいは命令の修飾を受ける。この
動作の結果は、ＭＡ入レジスタ０２に格納される。ＯＰ
コードレジスタ１２０から供給される命令コードに基づ
き、制御用ＲＯＭ２０１に格納されているファームウェ
アルーチンが、ＯＰコードレジスタ１２０の内容に基づ
き６４通りの分岐を実行する。これによりマイクロプロ
セッサ１００６４種の基本命令コードの１つを実行する
に必要なルーチンにファームウェアを方向づける。以上
の動作はマイクロプロセッサ１０の全ての命令の実行に
共通である。
この時までに、命令の下位１８ピツトがＭＡ入レジスタ
０２にストアされている。オペランドデータをメモリか
らフェッチすることが必要な命令の場合は、メモリアド
レスがＭ入レジスタにストアされている。
０２にストアされている。オペランドデータをメモリか
らフェッチすることが必要な命令の場合は、メモリアド
レスがＭ入レジスタにストアされている。
タイプ１命令においては、ＭＡ入レジスタ０２の下位１
５ピツトはＦＰＬＡ ２０４ Ｋ、−転送される。ＭＡ
入レジスタ０２の下位５ビツトはまた２４：ＩＡレジス
タＭＵＸ １１３への入力と１０＋Ｆ２４ビツトマスク
１１４から出力されるマスクを選択するのに用いられる
。
５ピツトはＦＰＬＡ ２０４ Ｋ、−転送される。ＭＡ
入レジスタ０２の下位５ビツトはまた２４：ＩＡレジス
タＭＵＸ １１３への入力と１０＋Ｆ２４ビツトマスク
１１４から出力されるマスクを選択するのに用いられる
。
最初のマイクロ命令は、８ＦｉＬＢＯＴ（２０６）を指
定する。これは、現在フェッチされつ＼ある次のマイク
ロ命令がＦＰＬＡ２０４の出力によって修正されること
を許す。フェッチされ、修飾されつつあるマイクロ命令
は、常にソースとしてＡレジスタとにノ々スを、行先の
１つとしてＢレジスタを指定する。ＦＰＬ人２０４の１
２ビツト出力は、マイクロ命令の１３ピツトを置き換え
、あるいはセットするのに用いられる。ＦＰＬＡの出力
５ビツトは、マイクロ命令のビット３５−３９と置き換
えられる。これらのビットはＡＬＵの実行すべき動作を
足義する。ＦＰＬＡ出力の１ビツトはマイクロ命令のビ
ット４０と置き換えられ、このビットはＡレジスタがＡ
ＬＵ １１０の出力のデスティネーションかどうかを決
定する。ＦＰＬＡ２０４の出力の残り５ビツトは、マイ
クロ命令のビット８−１２と置き換えられる。これらの
ビットは、次のマイクロ命令の一部を形成し、ファーム
ウェアを種々のタイプ１命令の実行を完了させるに必要
な種々のルーチンに方向づけるのに用いられる。フェッ
チされ、マイクロ命令レジスタ２０５へ転送されるマイ
クロ命令が修正され、その結果ＡＬＵ】ＩＯの動作は適
当な動作に１更される。タイプ１命令の大多数は修正さ
れたマイクロ命令がその実行を完了したときに完了する
であろう。完了しないタイプ１命令は修正されたマイク
ロ命令によりその特定のタイプ１命令を完了させる適当
なルー°チンに方向づけられるであろう。
定する。これは、現在フェッチされつ＼ある次のマイク
ロ命令がＦＰＬＡ２０４の出力によって修正されること
を許す。フェッチされ、修飾されつつあるマイクロ命令
は、常にソースとしてＡレジスタとにノ々スを、行先の
１つとしてＢレジスタを指定する。ＦＰＬ人２０４の１
２ビツト出力は、マイクロ命令の１３ピツトを置き換え
、あるいはセットするのに用いられる。ＦＰＬＡの出力
５ビツトは、マイクロ命令のビット３５−３９と置き換
えられる。これらのビットはＡＬＵの実行すべき動作を
足義する。ＦＰＬＡ出力の１ビツトはマイクロ命令のビ
ット４０と置き換えられ、このビットはＡレジスタがＡ
ＬＵ １１０の出力のデスティネーションかどうかを決
定する。ＦＰＬＡ２０４の出力の残り５ビツトは、マイ
クロ命令のビット８−１２と置き換えられる。これらの
ビットは、次のマイクロ命令の一部を形成し、ファーム
ウェアを種々のタイプ１命令の実行を完了させるに必要
な種々のルーチンに方向づけるのに用いられる。フェッ
チされ、マイクロ命令レジスタ２０５へ転送されるマイ
クロ命令が修正され、その結果ＡＬＵ】ＩＯの動作は適
当な動作に１更される。タイプ１命令の大多数は修正さ
れたマイクロ命令がその実行を完了したときに完了する
であろう。完了しないタイプ１命令は修正されたマイク
ロ命令によりその特定のタイプ１命令を完了させる適当
なルー°チンに方向づけられるであろう。
第４図はＦ’ＰＬＡ２０４とＭＵＸ ２０２の論理図で
ある。
ある。
ＦＰＬＡ２０４は２個のＦ’ＰＬＡすなわちＦＰＬＡ−
１２５０とＦＰＬＡ−２２５１に分けられる。各ＦＰＬ
Ａ２５０，２５１への入力はＩ。ｏ−１１５と付番され
ている。各入力はＭＡレジスタ１０２からの対応する入
カビツ）ＭＡ −ＭＡ１４に結合されている。ＭＡレ
ジスタは、一時的にタイプ１マイ ｌクロ命令の
オペランドフィールドを格納するのに用いられている。
１２５０とＦＰＬＡ−２２５１に分けられる。各ＦＰＬ
Ａ２５０，２５１への入力はＩ。ｏ−１１５と付番され
ている。各入力はＭＡレジスタ１０２からの対応する入
カビツ）ＭＡ −ＭＡ１４に結合されている。ＭＡレ
ジスタは、一時的にタイプ１マイ ｌクロ命令の
オペランドフィールドを格納するのに用いられている。
各ＦＰＬＡ２５０，２５１の１１５はＭ ｋｏ５とＭ
Ａ （３４の結合された入力である。入力■、５は、Ｋ
フィールドのチェックとして利用される。
Ａ （３４の結合された入力である。入力■、５は、Ｋ
フィールドのチェックとして利用される。
人力１１５が論理値Ｏならば、Ｋの値は２３以下である
ことを、論理値１ならばにフィールドが２４以上の値を
持つことを、また値が指定されていなければ、Ｋは、無
関係であることを示す。
ことを、論理値１ならばにフィールドが２４以上の値を
持つことを、また値が指定されていなければ、Ｋは、無
関係であることを示す。
ＦＰＬＡ２５０．２５１としては、ｌ０８２８１００な
どが用いられる。本実施例のＭＵＸ２０２は、２２２
。
どが用いられる。本実施例のＭＵＸ２０２は、２２２
。
２２３．２２４で示される３個のＩＯＦ］５７からなる
。
。
ＭＵＸ ２０２の各′Ｏ”入力はＦＰＬＡ２５０゜２５
１の対応する出力Ｆ。ｏ ””” ａｓに結合されてい
る。ＭＵＸ ２０２の各１１″入力は、制御用孔０Ｍ２
０１の対応するビット、０Ｒ０８〜ＣｆＬ、５．ｃＲ３
５〜ＣＲ４ｏに結合されている。（ＣＲｏ８は制御用Ｒ
ＯＭのビット８を表わす。ＣＲｏ９は制御用ＲＯＭのビ
ット９を表わす。以下同様。） ＭＵＸ ２０２の出力
は、マイクロ命令レジスタの対応するビット、すなわち
マイクロ命令レジスタ２０５のビット４０？表わすＭＩ
Ｒ４ｏ１ビット３９を表わすＭＩＲ３９、・・・に結合
されている。ＦＰＬＡ ２５１の出力Ｆ。５は、もし８
ＲＬＥＯＴ（２０６）が現在のマイクロ命令においてイ
ネーブルされていると、次のマイクロ命令のビット３２
と結合される。この動作は、マイクロ命令語の機能をタ
イプ１シフト命令に変化させるのに用いられる。タイプ
１命令のピッ）Ｏ〜１４は第２表、第３表にしたがって
マイクロ命令語の修正ビットを発生するのに用いられる
。（文字りは、低または論理値Ｏを、文字Ｈは高または
論理値１を示す。文字Ａは、アクティブを示し、本実施
例ではアクティブは高として使用される。ドツトとダッ
シュは、それぞれ非存在と無関係を表わす。
１の対応する出力Ｆ。ｏ ””” ａｓに結合されてい
る。ＭＵＸ ２０２の各１１″入力は、制御用孔０Ｍ２
０１の対応するビット、０Ｒ０８〜ＣｆＬ、５．ｃＲ３
５〜ＣＲ４ｏに結合されている。（ＣＲｏ８は制御用Ｒ
ＯＭのビット８を表わす。ＣＲｏ９は制御用ＲＯＭのビ
ット９を表わす。以下同様。） ＭＵＸ ２０２の出力
は、マイクロ命令レジスタの対応するビット、すなわち
マイクロ命令レジスタ２０５のビット４０？表わすＭＩ
Ｒ４ｏ１ビット３９を表わすＭＩＲ３９、・・・に結合
されている。ＦＰＬＡ ２５１の出力Ｆ。５は、もし８
ＲＬＥＯＴ（２０６）が現在のマイクロ命令においてイ
ネーブルされていると、次のマイクロ命令のビット３２
と結合される。この動作は、マイクロ命令語の機能をタ
イプ１シフト命令に変化させるのに用いられる。タイプ
１命令のピッ）Ｏ〜１４は第２表、第３表にしたがって
マイクロ命令語の修正ビットを発生するのに用いられる
。（文字りは、低または論理値Ｏを、文字Ｈは高または
論理値１を示す。文字Ａは、アクティブを示し、本実施
例ではアクティブは高として使用される。ドツトとダッ
シュは、それぞれ非存在と無関係を表わす。
ＬＬＬＬ ＨＬＬＨＬＨＴ□−−−一−＾、、Ａ
ＡＡＡＡ ８０ＤＬＨＨＨＬＬＬＨＨＨＬ−
−−−− ＬＨＨＨＬＬＨＨＬＬＬ−−−−− ＬＨＨＨＬＨＨＨＨＨＬ−−−−− ＡＡ、Ａ ＡＡＡ入 ＴＯＤ 、、ＡＡ 、、Ａ、 ＡＤＯ３０，Ａ 入
へＮ＾ ＳＲ１ 、、Ａ、 ＡＡＡＡ ＲＢＫ、ＡＡ、
ＡＡＡＡ ＲＯＲ。
ＡＡＡＡ ８０ＤＬＨＨＨＬＬＬＨＨＨＬ−
−−−− ＬＨＨＨＬＬＨＨＬＬＬ−−−−− ＬＨＨＨＬＨＨＨＨＨＬ−−−−− ＡＡ、Ａ ＡＡＡ入 ＴＯＤ 、、ＡＡ 、、Ａ、 ＡＤＯ３０，Ａ 入
へＮ＾ ＳＲ１ 、、Ａ、 ＡＡＡＡ ＲＢＫ、ＡＡ、
ＡＡＡＡ ＲＯＲ。
Ａ、Ａ、 ＡＡＡＡ ５ＯＲＡ入Ａ、
ＡＡＡＡ ＴＥＲ入入Ａ、 Ａｉ＆Ａ
ＴＯＲｌ、ＡＡ ＡＡ、Ａ ＳＲＫ 、ＡＡＡ ＡＡ、Ａ ＲＯ８Ａ、ＡＡ
ＡＡ、Ａ ８０８ＡＡＡＡ ＡＡ、Ａ
ＴＥ８Ｎ入ん入 ＡＡ、ん ＴＯ８ 、、Ａ、 ＡＡ、Ａ ＣＢＫ、、Ａ、
Ａ、ＡＡ ＬＢＭ、Ａ、、 Ａ、、Ａ
［Ｖ Ａ、、、 Ａ、、Ａ ５ＥＷＡＡ、Ａ Ａ
ＡＡＡ ＴＲＹ 、ＡＡ、 ＡＡＡＡ ＲＥＲＡ＆＆、
ＡＡ、Ａ ＴＥＯＡ、、、 、、、Ａ
ＲＯＤＬＨＬＬ ＨＬＨＬ ＬＬＬ−−−−−Ｌ
ＨＬＬ ＨＨＨＬ ＬＬＬ−−−−−ＬＨＨＬ
ＬＨＨＬ ＬＬＬ−−−−−ＬＨＨＨＬＬＬＨＬＬＬ
−−−−− ＬＨＨＨＬＬＬＨＬＨＬ−−−−− ＬＨＨＨＬＬＬＨＨＨＬ−−−−− ＬＨＨＨＬＬＨＨＬＬＬ−−−−− ＬＨＨＨＬＨＨＨＨＨＬ−−−−− ＡＡ、、 、、、Ａ ＴＯＤＡＡ、、
、、、Ａ ＡＤＯＡＡＡ、 、、、Ａ
５Ｒ４ＡＡ、、 、、、Ａ Ｉ’ＬＢＫＡ
、、、 、、、Ａ ＲＯＲ＾Ａ、、 、
、、Ａ ＳＯＲ＾、、、 、、、Ａ
ＴＥｌ’ＬＡＡ、、 、、、Ａ ＴＯＲＡＡ
、、 、、、Ｎ ５ＢＫ Ａ、、、 、、、Ａ ＢｏａＡＡ、、
、０．ｈ ８０８Ａ、、、 、、、Ａ
ＴＥＳＡＡ、、 、、、Ａ ＴＯ８、ＡＡ
、、 、、、Ａ ０ＢＫＡ＆、、 、、
、Ａ ＬＢＭＡＡ、、 、、、Ａ Ｂ
ＥｖＡ、、、 、、、Ａ ＳＢＶム、、、
、、、Ａ ’ｒＥｖＡｉ、 、、、Ａ
ＲＥＲ ＆、、、 、、、Ａ ＴＥＯ第５図はデコー
ダ２０６の論理回路の一部である。デコーダ２０６は、
複数のデコーダを含むＩＣである。第１の３−８デコー
ダ３０６は、その入力がマイクロ命令レジスタ２０５の
出力に結合され、８ＥＬＢＯＴ（２０６）信号を発生す
るのに利用される。マイクロ命令レジスタ２０５の出力
はＯＭＩＲＸＸと表わされ、ＸＸはマイクロ命令レジス
タのビットを示す。第２の３−８デコーダ３０７は、図
のようにマイクロ命令レジスタ２０５からの出力ビット
をデコードしてＥＮＡＢＩＰｊ（２３０）信号を発生す
るのに利用される。第１および第２のデコーダ３０６．
３０７はｌ０Ｆ１３８かどが用いられる。
ＡＡＡＡ ＴＥＲ入入Ａ、 Ａｉ＆Ａ
ＴＯＲｌ、ＡＡ ＡＡ、Ａ ＳＲＫ 、ＡＡＡ ＡＡ、Ａ ＲＯ８Ａ、ＡＡ
ＡＡ、Ａ ８０８ＡＡＡＡ ＡＡ、Ａ
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Ａ、ＡＡ ＬＢＭ、Ａ、、 Ａ、、Ａ
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ＡＡ、Ａ ＴＥＯＡ、、、 、、、Ａ
ＲＯＤＬＨＬＬ ＨＬＨＬ ＬＬＬ−−−−−Ｌ
ＨＬＬ ＨＨＨＬ ＬＬＬ−−−−−ＬＨＨＬ
ＬＨＨＬ ＬＬＬ−−−−−ＬＨＨＨＬＬＬＨＬＬＬ
−−−−− ＬＨＨＨＬＬＬＨＬＨＬ−−−−− ＬＨＨＨＬＬＬＨＨＨＬ−−−−− ＬＨＨＨＬＬＨＨＬＬＬ−−−−− ＬＨＨＨＬＨＨＨＨＨＬ−−−−− ＡＡ、、 、、、Ａ ＴＯＤＡＡ、、
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、、 、、、Ａ ０ＢＫＡ＆、、 、、
、Ａ ＬＢＭＡＡ、、 、、、Ａ Ｂ
ＥｖＡ、、、 、、、Ａ ＳＢＶム、、、
、、、Ａ ’ｒＥｖＡｉ、 、、、Ａ
ＲＥＲ ＆、、、 、、、Ａ ＴＥＯ第５図はデコー
ダ２０６の論理回路の一部である。デコーダ２０６は、
複数のデコーダを含むＩＣである。第１の３−８デコー
ダ３０６は、その入力がマイクロ命令レジスタ２０５の
出力に結合され、８ＥＬＢＯＴ（２０６）信号を発生す
るのに利用される。マイクロ命令レジスタ２０５の出力
はＯＭＩＲＸＸと表わされ、ＸＸはマイクロ命令レジス
タのビットを示す。第２の３−８デコーダ３０７は、図
のようにマイクロ命令レジスタ２０５からの出力ビット
をデコードしてＥＮＡＢＩＰｊ（２３０）信号を発生す
るのに利用される。第１および第２のデコーダ３０６．
３０７はｌ０Ｆ１３８かどが用いられる。
制御用ＲＯＭ ２０１はＡ帖Ｄ ＡＭ ２７８１９１な
どであり、マイクロ命令レジスタ２０５はＩＣ７４Ｆ１
７５などである。テスト フリップフロップ制御ロジッ
ク２０７は、第６図の真理値表にしたがって、 ＦＰ
ＬＡ ２５０ 、２５１の出力信号Ｆ６．Ｆ７によって
実行される。
どであり、マイクロ命令レジスタ２０５はＩＣ７４Ｆ１
７５などである。テスト フリップフロップ制御ロジッ
ク２０７は、第６図の真理値表にしたがって、 ＦＰ
ＬＡ ２５０ 、２５１の出力信号Ｆ６．Ｆ７によって
実行される。
本実施例のマイクロプロセッサ１０で実施されているデ
ータ操作およびテスト命令を、その命令により実行され
る機能の概要とともに、附録に記載する。
ータ操作およびテスト命令を、その命令により実行され
る機能の概要とともに、附録に記載する。
本発明の実施例と見做されるものが示されたが、本発明
の本質と範囲を逸脱することなく、多くの変更や修正が
可能であることは明白であるから、実施例によって限定
されるべきものではない。
の本質と範囲を逸脱することなく、多くの変更や修正が
可能であることは明白であるから、実施例によって限定
されるべきものではない。
第１図は本発明の制御装置を組込んだマイクロプログラ
マブルマイクロプロセッサのブロック図である。 第２図は、第１図のプロセッサのデータ操作命令および
テストビット命令の命令フォーマットを示す。
ｌ第３図は、第１
図のプロセッサのマイクロ命令語のフォーマットを示す
。 第４図は、本実施例の制御装置のプログラマブルロジッ
クアレイの論理図を示す。 第５図は１本実施例の制御装置のデコーダの論理図の一
部を示す。 第６図は１本実施例の制御装置のテストフリップフロッ
プ用のコントロールロジックの実行に利用される真理値
表を示す。 １０・・・マイクロプログラマブルマイクロプロセッサ
２０・・・制御装置 １０１・・・ＭＤレジスタ １０２・・・ＭＡレジスタ 層０３・・・メモリパス １０４・・・Ａレジスタ １０５・・・Ｂレジスタ ＩＣ６・・・プログラムカウンタ １０７・・・シフトカウンタ １１０・・・＾ＬＵ １１１・・・Ａ−ＭＵＸ １１２・・・Ｆｌ−ＭＵＸ １１３・・・２４：１ Ｎレジスタ ＭＵＸ１１４・・
・１ＯＦ２４ビツトマスク １２０・・・ＯＰコードレジスタ ２０１・・・制御用 １’ＬＯＭ ２０２・・・ＭＵＸ ２０３・・・定数 ＰＲ，０Ｍ ２０４ ・・・ＦＰＬＡ ２０５・・・マイクロ命令レジスタ ２０６・・・デコーダ ２０７・・・テストフリップフロップ制御ロジック２０
８・・・テストフリップフロップ 特許出願人 ハネウェル・インコーボレーテツド代理人
弁理士 松 下 義 治附録 ＯＢ Ｋ−ＣＨＡＮＧＥ ＢＩＴ Ｋ ＯＢＫは、ＡレジスタのビットＺの補数をつくる。Ａレ
ジスタの他の全てのビットは変化しない。 Ｃ！ Ｌ ０−００ＵＮＴ ＬＥＡＳＴ ５ＩＧＮＩＦ
ＩＣＡＮＴ ０ＮＥ８０ＬＯは、Ａレジスタの最右端の
′０”ビットの右方にある“１”ビットの数を計数する
。計数値は、Ｊカウンタにセットされる。Ａ ＝ ７７
７７７７７７ Ｂならば計数値は２４１ｏである。 ＯＬ Ｚ−ＣＯＵＮＴ ＬＥＡ８Ｔ ８ＩＧＮＩＦＩＯ
ＡＮＴ ＺＥＲＯ８０ＬＺは、Ａレジスタの最右端の“
１”ビットの右方にある“０ｍピットの数を陀する。計
数値はＪカウンタにセットされる。Ａ ＝ ＯＯＯ００
０００Ｂならば、計数値は２４１ｏである。 ＯＭ ０−ＣＯＵＮＴ ＭＯ８Ｔ ８ＩＧＮＩＦＩＯＡ
ＮＴ ＯＮＥ８０ＭＯは、Ａレジスタの最左端の“０１
ピツトの左方にある“１”ビットの数を計数する。計数
値はＪカウンタにセットされる。Ａ＝７７７７７７７７
８ならば計数値は２４１ｏである。 ＯＭ Ｚ−ＣＯＵＮＴ ＭＯ８Ｔ ８ＩＧＮＩＦＩ
ＩＯＡＮＴ ＺＥＲＯ８ＯＭＺは、Ａレジスタの最左
端の“１２ビツトの左方にある′Ｏ＃Ｏｍトの数を計数
する。計数値はＪカウンタにセットされる。Ａ＝ｏｏｏ
ｏｏｏｏｏ６ならば計数値は２４１ｏである。 ＯＰ Ｌ −ＣＯＭＰＬＥＭＥＮＴ ＡＯＰＬｆ′
ｉ、Ａレジスタの内容をその１の補数で置き換える。 ＯＴ Ｏ−００ＵＮＴ ＴＯＴＡＬ ０ＮＥＯＴＯは、
Ａレジスタの“１ｍピットの総数を計数する。計数値は
Ｊカウンタにセットされる。Ａ＝７７７７７７７７８な
らば計数値は２４１ｏである。 ＯＴ Ｚ−ＣＯＵＮＴ ＴＯＴＡＬ ＺＥＲＯ８
０ＴＺは、Ａレジスタのｇ Ｏａピットの総数を計数す
る。計数値はＪカウンタにセットされる。Ａ；０ＯＯＯ
Ｏ０００Ｑならば計数値は２４１ｏである。 ＩＢＫ−ＩＳＯＬＡＴＥ ＲＩＴ ＫＩＢＫは、Ａ
レジスタの指定されたビットけ、そのま＼残し、他の全
てのビットを′Ｏ”にする。 Ｉ ＯＢ −ｌ８０ＬＡＴＥ ＡＮＤ ＯＯＭＰＬＥＭ
ＥＮＴ 、ＢＩＴ ＫＩＯＢは、Ａレジスタのビットに
の補数をつくり、他の全てのビットを“０”にする。 Ｌ Ｄ Ｏ−ＬＯＡＤ ＯＮＥ ＩＮＴＯＢＩＴ ＫＬ
ＤＯは、ＡレジスタのビットＺＫ”１”を置き、他の全
てのビットを“０°にリセットする。 Ｌ Ｄ Ｚ −ＬＯＡＤ ＺＥＲＯ８ＩＮＴＯＡＬＤ
Ｚは、Ａレジスタの内容を１０”で置き換える。 Ｌ Ｍ ０−ＬＯＡＤ ＭＩＮＵ８ ＯＮＢＬＭＯは、
Ａレジスタの各ビットを′１”で置き換える。 −２７−＋Ｉｌ＋ Ｎ １１！： Ｇ −ＮＢＧＡＴＩＩ！！ＮＢＧは
、人レジスタの内容をその２の補数で置き換える。 ＲＢ Ｋ −ＲＥ８Ｆｊ’Ｉ’ ＢＩＴ ＫＲＢ
Ｋｌｉ、Ａレジスタのビット２を“θ′でＷＬき換える
。他の′全てのビットは、そのまま残る。 ＲＦ３ Ｒ−ＲＥＳＥＴ ’ｒ８’ｒＦ ＩＦ ＢＩＴ
Ｋ Ｉ８ ＥＶＥＮＡＮＤ ＲＦｉ８Ｂ’ｌ” ＢＩ
Ｔ ＫＲＥＲは、ＡレジスタのビットＺが“０１ならば
、テスト ７リツプフロツプ（ ’Ｉ”８ＴＦ）をリセットする。ビットＺが＃】１なら
ば、Ｔ８ＴＰはそのまま残る。Ａレジスタの♂ットＺは
“Ｏｍにセットされる。 ＲＢ Ｖ−ＲＥＳＥＴ Ｔ８ＴＦ ＩＦ ＢＩＴ
Ｋ Ｉ８ ＥＶＥＮＲＥＶは、人レジスタのビ
ット２が“θ′ならば、テストフリップフロップ （Ｔ８ＴＦ）をリセットする。ビットＺがＩＮＴＯＡ ＲＬ ７．は、Ａレジスタの内容を“Ｏｍで置き換え、
テスト フリップフロップ（ＴＳＴＦ）も”Ｏ”Ｋリセ
ットする。 ＲＮ Ｚ−ＲＲ８ＢＴ ＴＳＴＦ ＩＦ Ａ Ｉｓ
Ｎ０Ｎ−２ＪＲＯＲＮＺは、Ａレジスタのいずれかのビ
ットが“１”ならば、テスト フリップフロップ（ＴＳ
ＴＦ）をリセットする。その他の場合は、そのまま残る
。 ＲＯＤ−ＲＥ８ＥＴ ＴＳＴＦ ＩＦ ＢＩＴ Ｋ Ｉ
８０ＤＤＲＯＤは、ＡレジスタのビットＺが１１１なら
ば、テスト クリップ７０ツゾ（ＴＳＴＦ’）をリセッ
トする。′Ｏ”ならば、ＴＳＴＦはそのまま残る。 ＲＯＲ−ＲＦ３８ＦｉＴ ＴＳＴＦ ＩＦ ＢＩＴ Ｋ
Ｉ８０ＤＤＡＮＤＲＥ８１！ｉＴ ＢＩＴ Ｋ Ｒ，ＯＲは、ＡレジスタのビットＺが１１ｍならば、テ
スト フリップフロップ（ＴＳＴＦ）をリセットする。 ′Ｏ”ならば、ＴＳＴＦはそのまま残る。Ａレジスタの
ビット２は“０”Ｋセットされる。 ＲＯ５−Ｒｌ８ＥＴ ＴＳＴＦ ＩＦ’ ＢＩＴ Ｋ
Ｉｓ ０ＤＤＡＮＤ ＳＥＴ ＢＩＴ Ｋ ＲＯ８は、ＡレジスタのビットＺが“】”ならば、テス
ト フリップフロップ （ＴＳＴＦ）をリセットする“０“ならば、ＴＳＴＦは
そのまま残る。Ａレジスタのビット２は、′１”にセッ
トされる。 Ｒ８Ｔ −１３８ＥＴ Ｔ８ＴＦ Ｒ８Ｔは、テスト ７リツプフロツプ（ＴＳＴＦ）を“
０”にリセットする。 ８ Ｂ Ｋ−８ＥＴ ＢＩＴ Ｋ ８８には、Ａレジスタのビット２を１１ｍＫセットする
。他の全てのビットは、そのｔま残る。 Ｓ Ｅ Ｔ−８ＦｉＴ ＴＳＴＦ
’５ＥＴｉ、テストフリップフロップ （ＴＳＴＦ）を１１°にセットする。 ８ Ｌ Ｚ −８ＥＴ Ｔ８’Ｉ’Ｆ ＡＮＤ ＬＯＡ
Ｄ ＺＩＲＯ８ＩＮＴＯＡ８ＬＺは、Ａレジスタの内容
を“０＃で置き換え、ＴＳＴＦは＃１″にセットされる
。 ８ Ｎ Ｚ−８ＥＴ ＴＳＴＦ ＩＦ Ａ
Ｉｓ ＮＯＮ ＺＥＲＯ８ＮＺは、Ａレジスタの
いずれかのビットが“１″ならば、テスト フリップフ
ロップ（ＴＳＴＦ）はセットされる。その他の場合はＴ
ＳＴＦはそのまま残る。 ８０ Ｄ−８ＥＴ ＴＳＴＦ ＩＦ ＢＩ’ｒ Ｋ Ｉ
８０ＤＤ８０Ｄは、Ａレジスタのビット２が１１２なら
ば、テストフリップフロップ （ＴＳＴＦ）をセットする。′Ｏ”ならば、ＴＳＴＦは
そのまま残る。 ８０ Ｒ−８ＥＴ ＴＳＴＦ ＩＦ ＢＩＴ Ｋ Ｉｓ
ＯＤＤ ＡＮＤＲＰｔ８ｇＴ ＢＩＴ Ｋ ＳＯＲは、Ａレジスタのビット２が′１＃ならば、テス
トフリップフロップ （ＴＳＴＦ）をセットする。−〇”ならば、ＴＳＴＦは
そのまま残る。Ａレジスタのビット２は、′Ｏ”にセッ
トされる。 ８０８−８ＥＴ ＴＳＴＦ ＩＦ ＢＩＴ Ｋ Ｉ８０
ＤＤ ＡＮＤ８ＥＴ ＢＩＴ Ｋ ｆ９０８Ｆｉ、ＡレジスタのビットＺが“１”ならば、
テスト フリップフロップ （’Ｉ’８ＴＦ）をセットする。“Ｏ”ならば、ＴＳＴ
Ｆはそのまま残る。Ａレジスタの訃ット２は“１ｍにセ
ットされる。 ８１’ＬＡ−８ＨＩＦＴ ＲＩＧＨ’ｒ ＡＲＩＴＨＭ
ＥＴＩＣ８ＲＡは、Ａレジスタの内容を右に２桁シフト
する。符号ビットは変化しない。 Ａｏからシフトアウトしたビットは失われる。Ａ２□ヘ
シフト インされるビットは符号ビットと同一である。 Ｓ ＲＯ−５ＨＩＦＴ ＲＩＧＨＴ （！ＩＲＯ
ＵＬＡＲ８ＲＯは、Ａレジスタのビットを右ヘシフトし
、Ａｏからシフトアウトし、Ａ２３ヘシフトインする。 ８ ＲＬ −５ＨＩＦＴ ＲＩＧＨＴ ＬＯＧＩＣＡＬ
ＳＲＬは、Ａレジスタの２４ピツト全てを、右へ２桁シ
フトする。Ａｏからシフトアウトされたビットは失われ
る。Ａ２３へは′０″がシフトインされる。 Ｔ Ｅ Ｏ−ＴＥＳＴ ＥＶＥＮ ＡＮＤ ＯＯＭＰＬ
ＥＭＥＮＴ ＢＩＴ ＫＴＰＯは、Ａレジスタのビット
Ｚが“０＃ならば、テスト フリップフロップ （ＴＳＴＦ）をセットする。′１”ならば、ＴＳＴＦは
リセットされる。Ａレジスタのピッ）Ｚは、補数で置き
換えられる。 Ｔ Ｅ Ｒ−ＴＥＳＴ ＥＶＥＮ ＡＮＤ ＲＢＳｇＴ
ＢＩＴ ＫＴＥＲは、ＡレジスタのビットＺをチェッ
クする。そのビットが１０＃ならば、ＴＳＴＦは“ｌ＃
にセットされる。′１２ならば、ＴＳＴＦは“０”にリ
セットされる。 ＴＢＲはビット２を“θ′にリセットする。 Ｔ Ｂ ８−ＴＥ８Ｔ ＥＶＥＮ ＡＮＤ ８ＥＴ Ｂ
ＩＴ ＫＴＥ８は、Ａレジスタのピッ）Ｚをチェックす
る。そのビットがｇ Ｏｍならば、ＴＳＴＦは“１“に
セットされる。′】”ならば、ＴＳＴＦは“Ｏｍにリセ
ットされる。ＴＢＲは、ビット２を“１′にセットする
。 Ｔ Ｅ Ｖ−’ｒｇｓ’ｒ ＢＩＴ Ｋ ＥＶＥＮＴＥ
Ｖは、Ａレジスタのビット２が１０”ならば、テスト
フリップフロップ （ＴＳＴＦ）をセットする。１１″ならば、ＴＳＴＦは
リセットされる。 Ｔ Ｍ Ｆ−ＴＥ８Ｔ ＭＩＮＵＳ ＯＮＥ ＦＯＲＫ
ＢＩＴ８ＴＭＦけＡレジスタの内容を右に２桁サーキ
ュラ−シフトする。Ａ２５ヘシフトインされるＺピット
全てが“１”ならば、テスト フリップフロップはセッ
トされ、その他の場合には、リセットされる。 Ｔ Ｍ ０−ＴＥＳＴ ＭＩＮＵＳ ＯＮＢＴＭＯは、
Ａレジスタの全てのビットがｌ”ならば、テスト フリ
ップフロップ（ＴＳＴＦ）ｅセットする。Ａレジスタの
いずれかのビットが１０”ならば、ＴＳＴＦをリセット
する。 ｌＴ ＮＭ−
ＴＥＮＴ ＮＯＴ ＭＩＮＵＳ ＯＮＢＴＮＭは
、ＡレジスタのいずれかのビットがＯ”ならば、ＴＳＴ
Ｆをセットする。 Ａレジスタの全てのビットが“１ｍならば、ＴＳＴＦは
リセットされる。 Ｔ Ｎ Ｚ −ＴＥＳＴ Ａ Ｎ０Ｎ−ＺＥＲＯＴ
ＮＺは、Ａレジスタのいずれかのビットが“１″ならば
、テスト フリップフロップ（Ｔ ８ Ｔ Ｆ ）をセ
ットする。Ａレジスタの全てのビットが“０＃ならばＴ
ＳＴＦをリセットする。 Ｔ ＯＤ−ＴＥＳＴ ＢＩＴ Ｋ ０ＤＤＴＯＤは、Ａ
レジスタのビットＺが“１”ならば、テスト スリップ
フロップ （ＴＳＴＦ）をセットする。′ｏ＃ならば、ＴＯＤは、
ＴＳＴＦをリセットする。 Ｔ ＯＲ−ＴＥ８Ｔ ＯＤＤ ＡＮＤ ＲＦｔ８ＥＴ
ＢＩＴ ＫＴＯＲは、ビット２が′１１ならば’Ｉ’１
９ＴＦをセットし、ビット２が“０°ならば ＴＳＴＦをリセットする。テストを行っ宛蕾に、ビット
２け０”にセットされる。 すなわち’ｆ’ＯＲは、次の２つの命令順を置き換える
。 ＴＯＤ Ｋ ＲＢＫ Ｋ Ｔ ０ ８−ＴＥＮＴ ＯＤＤ ＡＮＤ ８Ｅ
Ｔ ＢＩＴ ＫＴＯＲは、Ａレジスタのビットｚを
チェックする。Ｚが、１１′″に等しければ、ＴＳＴＦ
は“１″にセットされる。２が、′０２に等しければ、
’ｒ８ＴＦは“ｏ”にリセットされる。次い−ｆ、Ｔｏ
ｓはビットＺを１１＃にセットする。 Ｔ Ｓ ０−ＴＥ８Ｔ ＡＮＤ ５ＨＩＦＴ Ｃ！ＩＲ
ＯＵＬＡｌ’ＬＴＳＯは、Ａレジスタの内容を右へ２桁
サーキュラ−シフトする。Ａ２５ヘシフトインされる２
ピツト全てが１０”ならば、テスト フリップフロップ
はセットされる。その他の場合はリセットされる。 Ｔ Ｚ ０−ＴＥＮＴ ＺＥＲＯＡＮＤ Ｃ！ＯＭＰＬ
ＥＭＥＮＴＴｚＣは、Ａレジスタの全てのビットが′Ｏ
”ならばＴＳＴＦをセットする。Ａレジスタのいずれか
のビットが“１”ならばＴＳＴＦはリセットされる。次
いで、ＴＺＯはＡレジスタの内容をその１の補数で置き
換える。 ３６一 Ｔ Ｚ Ｅ−ＴＢ８Ｔ Ａ ７．ＥＲＯＴＺＥは、
Ａレジスタのピットが全て １０“ならば、テスト フリップフロップ（Ｔ８ＴＦ）
をセットする。Ａレジスタのいずれかのピットが“１“
ならばＴＳＴＦをリセットする。 （注）ＺｔｄＫとＸの関数である。
マブルマイクロプロセッサのブロック図である。 第２図は、第１図のプロセッサのデータ操作命令および
テストビット命令の命令フォーマットを示す。
ｌ第３図は、第１
図のプロセッサのマイクロ命令語のフォーマットを示す
。 第４図は、本実施例の制御装置のプログラマブルロジッ
クアレイの論理図を示す。 第５図は１本実施例の制御装置のデコーダの論理図の一
部を示す。 第６図は１本実施例の制御装置のテストフリップフロッ
プ用のコントロールロジックの実行に利用される真理値
表を示す。 １０・・・マイクロプログラマブルマイクロプロセッサ
２０・・・制御装置 １０１・・・ＭＤレジスタ １０２・・・ＭＡレジスタ 層０３・・・メモリパス １０４・・・Ａレジスタ １０５・・・Ｂレジスタ ＩＣ６・・・プログラムカウンタ １０７・・・シフトカウンタ １１０・・・＾ＬＵ １１１・・・Ａ−ＭＵＸ １１２・・・Ｆｌ−ＭＵＸ １１３・・・２４：１ Ｎレジスタ ＭＵＸ１１４・・
・１ＯＦ２４ビツトマスク １２０・・・ＯＰコードレジスタ ２０１・・・制御用 １’ＬＯＭ ２０２・・・ＭＵＸ ２０３・・・定数 ＰＲ，０Ｍ ２０４ ・・・ＦＰＬＡ ２０５・・・マイクロ命令レジスタ ２０６・・・デコーダ ２０７・・・テストフリップフロップ制御ロジック２０
８・・・テストフリップフロップ 特許出願人 ハネウェル・インコーボレーテツド代理人
弁理士 松 下 義 治附録 ＯＢ Ｋ−ＣＨＡＮＧＥ ＢＩＴ Ｋ ＯＢＫは、ＡレジスタのビットＺの補数をつくる。Ａレ
ジスタの他の全てのビットは変化しない。 Ｃ！ Ｌ ０−００ＵＮＴ ＬＥＡＳＴ ５ＩＧＮＩＦ
ＩＣＡＮＴ ０ＮＥ８０ＬＯは、Ａレジスタの最右端の
′０”ビットの右方にある“１”ビットの数を計数する
。計数値は、Ｊカウンタにセットされる。Ａ ＝ ７７
７７７７７７ Ｂならば計数値は２４１ｏである。 ＯＬ Ｚ−ＣＯＵＮＴ ＬＥＡ８Ｔ ８ＩＧＮＩＦＩＯ
ＡＮＴ ＺＥＲＯ８０ＬＺは、Ａレジスタの最右端の“
１”ビットの右方にある“０ｍピットの数を陀する。計
数値はＪカウンタにセットされる。Ａ ＝ ＯＯＯ００
０００Ｂならば、計数値は２４１ｏである。 ＯＭ ０−ＣＯＵＮＴ ＭＯ８Ｔ ８ＩＧＮＩＦＩＯＡ
ＮＴ ＯＮＥ８０ＭＯは、Ａレジスタの最左端の“０１
ピツトの左方にある“１”ビットの数を計数する。計数
値はＪカウンタにセットされる。Ａ＝７７７７７７７７
８ならば計数値は２４１ｏである。 ＯＭ Ｚ−ＣＯＵＮＴ ＭＯ８Ｔ ８ＩＧＮＩＦＩ
ＩＯＡＮＴ ＺＥＲＯ８ＯＭＺは、Ａレジスタの最左
端の“１２ビツトの左方にある′Ｏ＃Ｏｍトの数を計数
する。計数値はＪカウンタにセットされる。Ａ＝ｏｏｏ
ｏｏｏｏｏ６ならば計数値は２４１ｏである。 ＯＰ Ｌ −ＣＯＭＰＬＥＭＥＮＴ ＡＯＰＬｆ′
ｉ、Ａレジスタの内容をその１の補数で置き換える。 ＯＴ Ｏ−００ＵＮＴ ＴＯＴＡＬ ０ＮＥＯＴＯは、
Ａレジスタの“１ｍピットの総数を計数する。計数値は
Ｊカウンタにセットされる。Ａ＝７７７７７７７７８な
らば計数値は２４１ｏである。 ＯＴ Ｚ−ＣＯＵＮＴ ＴＯＴＡＬ ＺＥＲＯ８
０ＴＺは、Ａレジスタのｇ Ｏａピットの総数を計数す
る。計数値はＪカウンタにセットされる。Ａ；０ＯＯＯ
Ｏ０００Ｑならば計数値は２４１ｏである。 ＩＢＫ−ＩＳＯＬＡＴＥ ＲＩＴ ＫＩＢＫは、Ａ
レジスタの指定されたビットけ、そのま＼残し、他の全
てのビットを′Ｏ”にする。 Ｉ ＯＢ −ｌ８０ＬＡＴＥ ＡＮＤ ＯＯＭＰＬＥＭ
ＥＮＴ 、ＢＩＴ ＫＩＯＢは、Ａレジスタのビットに
の補数をつくり、他の全てのビットを“０”にする。 Ｌ Ｄ Ｏ−ＬＯＡＤ ＯＮＥ ＩＮＴＯＢＩＴ ＫＬ
ＤＯは、ＡレジスタのビットＺＫ”１”を置き、他の全
てのビットを“０°にリセットする。 Ｌ Ｄ Ｚ −ＬＯＡＤ ＺＥＲＯ８ＩＮＴＯＡＬＤ
Ｚは、Ａレジスタの内容を１０”で置き換える。 Ｌ Ｍ ０−ＬＯＡＤ ＭＩＮＵ８ ＯＮＢＬＭＯは、
Ａレジスタの各ビットを′１”で置き換える。 −２７−＋Ｉｌ＋ Ｎ １１！： Ｇ −ＮＢＧＡＴＩＩ！！ＮＢＧは
、人レジスタの内容をその２の補数で置き換える。 ＲＢ Ｋ −ＲＥ８Ｆｊ’Ｉ’ ＢＩＴ ＫＲＢ
Ｋｌｉ、Ａレジスタのビット２を“θ′でＷＬき換える
。他の′全てのビットは、そのまま残る。 ＲＦ３ Ｒ−ＲＥＳＥＴ ’ｒ８’ｒＦ ＩＦ ＢＩＴ
Ｋ Ｉ８ ＥＶＥＮＡＮＤ ＲＦｉ８Ｂ’ｌ” ＢＩ
Ｔ ＫＲＥＲは、ＡレジスタのビットＺが“０１ならば
、テスト ７リツプフロツプ（ ’Ｉ”８ＴＦ）をリセットする。ビットＺが＃】１なら
ば、Ｔ８ＴＰはそのまま残る。Ａレジスタの♂ットＺは
“Ｏｍにセットされる。 ＲＢ Ｖ−ＲＥＳＥＴ Ｔ８ＴＦ ＩＦ ＢＩＴ
Ｋ Ｉ８ ＥＶＥＮＲＥＶは、人レジスタのビ
ット２が“θ′ならば、テストフリップフロップ （Ｔ８ＴＦ）をリセットする。ビットＺがＩＮＴＯＡ ＲＬ ７．は、Ａレジスタの内容を“Ｏｍで置き換え、
テスト フリップフロップ（ＴＳＴＦ）も”Ｏ”Ｋリセ
ットする。 ＲＮ Ｚ−ＲＲ８ＢＴ ＴＳＴＦ ＩＦ Ａ Ｉｓ
Ｎ０Ｎ−２ＪＲＯＲＮＺは、Ａレジスタのいずれかのビ
ットが“１”ならば、テスト フリップフロップ（ＴＳ
ＴＦ）をリセットする。その他の場合は、そのまま残る
。 ＲＯＤ−ＲＥ８ＥＴ ＴＳＴＦ ＩＦ ＢＩＴ Ｋ Ｉ
８０ＤＤＲＯＤは、ＡレジスタのビットＺが１１１なら
ば、テスト クリップ７０ツゾ（ＴＳＴＦ’）をリセッ
トする。′Ｏ”ならば、ＴＳＴＦはそのまま残る。 ＲＯＲ−ＲＦ３８ＦｉＴ ＴＳＴＦ ＩＦ ＢＩＴ Ｋ
Ｉ８０ＤＤＡＮＤＲＥ８１！ｉＴ ＢＩＴ Ｋ Ｒ，ＯＲは、ＡレジスタのビットＺが１１ｍならば、テ
スト フリップフロップ（ＴＳＴＦ）をリセットする。 ′Ｏ”ならば、ＴＳＴＦはそのまま残る。Ａレジスタの
ビット２は“０”Ｋセットされる。 ＲＯ５−Ｒｌ８ＥＴ ＴＳＴＦ ＩＦ’ ＢＩＴ Ｋ
Ｉｓ ０ＤＤＡＮＤ ＳＥＴ ＢＩＴ Ｋ ＲＯ８は、ＡレジスタのビットＺが“】”ならば、テス
ト フリップフロップ （ＴＳＴＦ）をリセットする“０“ならば、ＴＳＴＦは
そのまま残る。Ａレジスタのビット２は、′１”にセッ
トされる。 Ｒ８Ｔ −１３８ＥＴ Ｔ８ＴＦ Ｒ８Ｔは、テスト ７リツプフロツプ（ＴＳＴＦ）を“
０”にリセットする。 ８ Ｂ Ｋ−８ＥＴ ＢＩＴ Ｋ ８８には、Ａレジスタのビット２を１１ｍＫセットする
。他の全てのビットは、そのｔま残る。 Ｓ Ｅ Ｔ−８ＦｉＴ ＴＳＴＦ
’５ＥＴｉ、テストフリップフロップ （ＴＳＴＦ）を１１°にセットする。 ８ Ｌ Ｚ −８ＥＴ Ｔ８’Ｉ’Ｆ ＡＮＤ ＬＯＡ
Ｄ ＺＩＲＯ８ＩＮＴＯＡ８ＬＺは、Ａレジスタの内容
を“０＃で置き換え、ＴＳＴＦは＃１″にセットされる
。 ８ Ｎ Ｚ−８ＥＴ ＴＳＴＦ ＩＦ Ａ
Ｉｓ ＮＯＮ ＺＥＲＯ８ＮＺは、Ａレジスタの
いずれかのビットが“１″ならば、テスト フリップフ
ロップ（ＴＳＴＦ）はセットされる。その他の場合はＴ
ＳＴＦはそのまま残る。 ８０ Ｄ−８ＥＴ ＴＳＴＦ ＩＦ ＢＩ’ｒ Ｋ Ｉ
８０ＤＤ８０Ｄは、Ａレジスタのビット２が１１２なら
ば、テストフリップフロップ （ＴＳＴＦ）をセットする。′Ｏ”ならば、ＴＳＴＦは
そのまま残る。 ８０ Ｒ−８ＥＴ ＴＳＴＦ ＩＦ ＢＩＴ Ｋ Ｉｓ
ＯＤＤ ＡＮＤＲＰｔ８ｇＴ ＢＩＴ Ｋ ＳＯＲは、Ａレジスタのビット２が′１＃ならば、テス
トフリップフロップ （ＴＳＴＦ）をセットする。−〇”ならば、ＴＳＴＦは
そのまま残る。Ａレジスタのビット２は、′Ｏ”にセッ
トされる。 ８０８−８ＥＴ ＴＳＴＦ ＩＦ ＢＩＴ Ｋ Ｉ８０
ＤＤ ＡＮＤ８ＥＴ ＢＩＴ Ｋ ｆ９０８Ｆｉ、ＡレジスタのビットＺが“１”ならば、
テスト フリップフロップ （’Ｉ’８ＴＦ）をセットする。“Ｏ”ならば、ＴＳＴ
Ｆはそのまま残る。Ａレジスタの訃ット２は“１ｍにセ
ットされる。 ８１’ＬＡ−８ＨＩＦＴ ＲＩＧＨ’ｒ ＡＲＩＴＨＭ
ＥＴＩＣ８ＲＡは、Ａレジスタの内容を右に２桁シフト
する。符号ビットは変化しない。 Ａｏからシフトアウトしたビットは失われる。Ａ２□ヘ
シフト インされるビットは符号ビットと同一である。 Ｓ ＲＯ−５ＨＩＦＴ ＲＩＧＨＴ （！ＩＲＯ
ＵＬＡＲ８ＲＯは、Ａレジスタのビットを右ヘシフトし
、Ａｏからシフトアウトし、Ａ２３ヘシフトインする。 ８ ＲＬ −５ＨＩＦＴ ＲＩＧＨＴ ＬＯＧＩＣＡＬ
ＳＲＬは、Ａレジスタの２４ピツト全てを、右へ２桁シ
フトする。Ａｏからシフトアウトされたビットは失われ
る。Ａ２３へは′０″がシフトインされる。 Ｔ Ｅ Ｏ−ＴＥＳＴ ＥＶＥＮ ＡＮＤ ＯＯＭＰＬ
ＥＭＥＮＴ ＢＩＴ ＫＴＰＯは、Ａレジスタのビット
Ｚが“０＃ならば、テスト フリップフロップ （ＴＳＴＦ）をセットする。′１”ならば、ＴＳＴＦは
リセットされる。Ａレジスタのピッ）Ｚは、補数で置き
換えられる。 Ｔ Ｅ Ｒ−ＴＥＳＴ ＥＶＥＮ ＡＮＤ ＲＢＳｇＴ
ＢＩＴ ＫＴＥＲは、ＡレジスタのビットＺをチェッ
クする。そのビットが１０＃ならば、ＴＳＴＦは“ｌ＃
にセットされる。′１２ならば、ＴＳＴＦは“０”にリ
セットされる。 ＴＢＲはビット２を“θ′にリセットする。 Ｔ Ｂ ８−ＴＥ８Ｔ ＥＶＥＮ ＡＮＤ ８ＥＴ Ｂ
ＩＴ ＫＴＥ８は、Ａレジスタのピッ）Ｚをチェックす
る。そのビットがｇ Ｏｍならば、ＴＳＴＦは“１“に
セットされる。′】”ならば、ＴＳＴＦは“Ｏｍにリセ
ットされる。ＴＢＲは、ビット２を“１′にセットする
。 Ｔ Ｅ Ｖ−’ｒｇｓ’ｒ ＢＩＴ Ｋ ＥＶＥＮＴＥ
Ｖは、Ａレジスタのビット２が１０”ならば、テスト
フリップフロップ （ＴＳＴＦ）をセットする。１１″ならば、ＴＳＴＦは
リセットされる。 Ｔ Ｍ Ｆ−ＴＥ８Ｔ ＭＩＮＵＳ ＯＮＥ ＦＯＲＫ
ＢＩＴ８ＴＭＦけＡレジスタの内容を右に２桁サーキ
ュラ−シフトする。Ａ２５ヘシフトインされるＺピット
全てが“１”ならば、テスト フリップフロップはセッ
トされ、その他の場合には、リセットされる。 Ｔ Ｍ ０−ＴＥＳＴ ＭＩＮＵＳ ＯＮＢＴＭＯは、
Ａレジスタの全てのビットがｌ”ならば、テスト フリ
ップフロップ（ＴＳＴＦ）ｅセットする。Ａレジスタの
いずれかのビットが１０”ならば、ＴＳＴＦをリセット
する。 ｌＴ ＮＭ−
ＴＥＮＴ ＮＯＴ ＭＩＮＵＳ ＯＮＢＴＮＭは
、ＡレジスタのいずれかのビットがＯ”ならば、ＴＳＴ
Ｆをセットする。 Ａレジスタの全てのビットが“１ｍならば、ＴＳＴＦは
リセットされる。 Ｔ Ｎ Ｚ −ＴＥＳＴ Ａ Ｎ０Ｎ−ＺＥＲＯＴ
ＮＺは、Ａレジスタのいずれかのビットが“１″ならば
、テスト フリップフロップ（Ｔ ８ Ｔ Ｆ ）をセ
ットする。Ａレジスタの全てのビットが“０＃ならばＴ
ＳＴＦをリセットする。 Ｔ ＯＤ−ＴＥＳＴ ＢＩＴ Ｋ ０ＤＤＴＯＤは、Ａ
レジスタのビットＺが“１”ならば、テスト スリップ
フロップ （ＴＳＴＦ）をセットする。′ｏ＃ならば、ＴＯＤは、
ＴＳＴＦをリセットする。 Ｔ ＯＲ−ＴＥ８Ｔ ＯＤＤ ＡＮＤ ＲＦｔ８ＥＴ
ＢＩＴ ＫＴＯＲは、ビット２が′１１ならば’Ｉ’１
９ＴＦをセットし、ビット２が“０°ならば ＴＳＴＦをリセットする。テストを行っ宛蕾に、ビット
２け０”にセットされる。 すなわち’ｆ’ＯＲは、次の２つの命令順を置き換える
。 ＴＯＤ Ｋ ＲＢＫ Ｋ Ｔ ０ ８−ＴＥＮＴ ＯＤＤ ＡＮＤ ８Ｅ
Ｔ ＢＩＴ ＫＴＯＲは、Ａレジスタのビットｚを
チェックする。Ｚが、１１′″に等しければ、ＴＳＴＦ
は“１″にセットされる。２が、′０２に等しければ、
’ｒ８ＴＦは“ｏ”にリセットされる。次い−ｆ、Ｔｏ
ｓはビットＺを１１＃にセットする。 Ｔ Ｓ ０−ＴＥ８Ｔ ＡＮＤ ５ＨＩＦＴ Ｃ！ＩＲ
ＯＵＬＡｌ’ＬＴＳＯは、Ａレジスタの内容を右へ２桁
サーキュラ−シフトする。Ａ２５ヘシフトインされる２
ピツト全てが１０”ならば、テスト フリップフロップ
はセットされる。その他の場合はリセットされる。 Ｔ Ｚ ０−ＴＥＮＴ ＺＥＲＯＡＮＤ Ｃ！ＯＭＰＬ
ＥＭＥＮＴＴｚＣは、Ａレジスタの全てのビットが′Ｏ
”ならばＴＳＴＦをセットする。Ａレジスタのいずれか
のビットが“１”ならばＴＳＴＦはリセットされる。次
いで、ＴＺＯはＡレジスタの内容をその１の補数で置き
換える。 ３６一 Ｔ Ｚ Ｅ−ＴＢ８Ｔ Ａ ７．ＥＲＯＴＺＥは、
Ａレジスタのピットが全て １０“ならば、テスト フリップフロップ（Ｔ８ＴＦ）
をセットする。Ａレジスタのいずれかのピットが“１“
ならばＴＳＴＦをリセットする。 （注）ＺｔｄＫとＸの関数である。
Claims (1)
- （１）制御装置、演算装置（ＡＬＵ）および関連するレ
ジスタを含み、オペランド フィールドと命令コード
フィールドをもつ命令からなる所定の命令群の各命令を
実行するマイクロプログラム プロセッサにおいて、 複数のマイクロ命令をストアするコントロール ストア
手段と、 現在実行中の命令のオペランド フィールドを入力する
入力端子をもち、該命令のオペランド フィールドによ
つて表わされる情報をマイクロ命令語のフォーマットに
適合する変換オペランド情報に変換し、上記コントロー
ル ストア手段からマイクロ命令語がフェッチされると
きマイクロ命令語を修正するのに用いられる該変換オペ
ランド情報を出力するトランスレーション手段と、 上記コントロール ストア手段に動作上接続され、フェ
ッチされたマイクロ命令の予め選択された部分が入力さ
れる第１の入力群と、上記トランスレーション手段に動
作上接続され、上記変換オペランド情報が入力される第
２の入力群とを有し、フェッチされたマイクロ命令の予
め選択された部分と上記変換オペランド情報のいずれか
を選択し、選択された信号に応答して選択情報を出力す
るスイッチング手段と、 上記スイッチング手段に動作上接続され上 記選択情報が入力され、更に上記コントロール ストア
手段に動作上接続され上記スイッチング手段による選択
を受けなかつたマイクロ命令語の部分が入力され、実行
するためのマイクロ命令が保持されるレジスタ手段 とからなることを特徴とするマイクロ プログラムプロ
セッサの制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US06/678,536 US4825363A (en) | 1984-12-05 | 1984-12-05 | Apparatus for modifying microinstructions of a microprogrammed processor |
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| JPH0812598B2 JPH0812598B2 (ja) | 1996-02-07 |
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ID=24723212
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| Country | Link |
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| US (1) | US4825363A (ja) |
| EP (1) | EP0184158A3 (ja) |
| JP (1) | JPH0812598B2 (ja) |
| AU (1) | AU584642B2 (ja) |
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