JPH0812598B2 - マイクロプログラムプロセッサの制御装置 - Google Patents

マイクロプログラムプロセッサの制御装置

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JPH0812598B2
JPH0812598B2 JP60269538A JP26953885A JPH0812598B2 JP H0812598 B2 JPH0812598 B2 JP H0812598B2 JP 60269538 A JP60269538 A JP 60269538A JP 26953885 A JP26953885 A JP 26953885A JP H0812598 B2 JPH0812598 B2 JP H0812598B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプロセツサに関する。更に特定すれば、マイ
クロ命令レジスタに保持されたマイクロ命令の実行にお
いて、演算装置（ALU）を制御するための制御信号を発
生する制御装置に関する。
〔従来の技術〕
プロセツサは、算術命令、シフト命令、論理命令、デ
ータ操作命令などの種々の命令を実行する。これらの命
令はメモリ−メモリ命令、メモリ−レジスタ命令、レジ
スタ−レジスタ命令などに分類できる。更に、タイプ１
命令、タイプ２命令などに分類されよう。各タイプの命
令は、対応する命令フオーマツトを持つ。今日マイクロ
プログラマブル マイクロプロセツサのマクロ命令の実
行には種々の方法が用いられている。例えば、フアーム
ウエア プログラムあるいはルーチン（すなわち命令
群）をマイクロ命令群を格納しているコントロール ス
トアすなわちコントロールメモリに置く方法がある。最
初に、マクロ命令の命令コードがデコードされると、フ
アームウエア ルーチンの１つが呼び出されて実行され
る。データ操作形のマクロ命令のような所定のタイプの
マクロ命令に対しては、基本動作は複数のマクロ命令に
対して共通に成り得る。例えば、“論理値１のビツトテ
スト”や“論理値０のビツトテスト”などである。特定
の命令に基づいて、対応するマイクロプログラム ルー
チンへの分岐が行われる。そのマイクロプログラムは、
特定の命令を実行し、指定されたビツトをテストするで
あろう。これを実現するには、数個のマイクロ命令を実
行する必要があり、また、これらのマイクロ命令をコン
トロールストアに格納しておく必要がある。
〔発明が解決しようとする問題点〕
コントロールストアの大きさとマクロ命令の実行に必
要なマイクロ命令の数を減少させ、結果としてより拘束
の実行速度を得るのが望ましい。
〔問題点を解決するための手段〕
本発明は、マイクロ命令をコントロール ストアから
フエツチし、マイクロ命令レジスタに転送するときに、
マイクロ命令を修正するものである。マイクロ命令の所
定のフイールドは、基本命令コードの変化を指定するマ
クロ命令の所定のフイールドで修正され、それにより基
本動作を修正し、マクロ命令の実行時間を減少させ、結
果としてマクロ命令の実行速度を速くする。
本発明により、マイクロプログラマブル マイクロプ
ロセツサの制御装置が提供される。マイクロプログラマ
ブル マイクロプロセツサは、制御装置、演算装置（AL
U）および関連するレジスタ群を含み、予め定義された
命令セツトの各命令を実行する。各命令はオペランド
フイールドと命令コード フイードをもつ。
本発明の制御装置は、複数のマイクロ命令を格納する
コントロール ストアを含む。
トランスレーシヨン エレメントは、現在実行中の命
令のオペランド フイールドが入力されるようになつて
いる入力端子をもち、命令のオペランド フイールドの
フオーマツトによつて表わされる情報をマイクロ命令語
のフオーマツトに適合した情報に変換する。すなわちマ
イクロ命令語がコントロール ストアからフエツチされ
るときに、そのマイクロ命令語の修正のために変換され
たオペランド データを出力する。
スイツチング エレメントは、フエツチされたマイク
ロ命令の予め選択された部分を受けるために、コントロ
ール ストアに動作上接続されている第１の組の入力端
子をもち、更に、変換されたオペランド データを受け
るようにトランスレーシヨン エレメントに動作上接続
されている第２の組の入力端子をもつ。このスイツチン
グ エレメントは、選択信号に応答して、フエツチされ
たマイクロ命令語の予め選択された部分と変換されたオ
ペランド データのいずれかを選択し、選択されたデー
タを出力する。
レジスタは選択されたデータを受けるためにスイツチ
ングエレメントに動作上接続され、更にフエツチされた
マイクロ命令語のスイツチングエレメントによる選択を
受けない部分が入力されるようにコントロール ストア
に動作上接続されている。このレジスタは現在実行中の
マイクロ命令を保持する。
したがつて、本発明の目的は、マイクロ命令がコント
ロール ストアからフエツチされるとき、それを修正す
る制御装置を提供することにある。他の目的は、マイク
ロ命令がコントロール ストアからフエツチされるとき
マイクロ命令からの所定のフイールドにより、そのマイ
クロ命令を修正するマイクロプログラマブル プロセツ
サの制御装置を提供することにある。
本発明のこれらの目的およびその他の目的は、以下の
記述および図面を参照することにより、より明白になる
であろう。記述および図面において、類似した文字、記
号は、類似したものを表わす。
〔実施例〕
第１図は、本発明の制御装置20を含むマイクロプログ
ラマブル マイクロプロセツサ（以下マイクロプロセツ
サと略記する）10の実施例のブロツク図で、マイクロプ
ロセツサ10は、メモリ データ レジスタ（MDレジス
タ）101、メモリ アドレス レジスタ（MAレジスタ）1
02を含む。MDレジスタ、MAレジスタはメモリバス103を
経て、メモリ（図示されていない）とインターフエース
している。実施例のマイクロプロセツサ10はAQタイプの
プロセツサであり、Ａレジスタ104、専用のメモリ ロ
ケーシヨンを利用したＱレジスタ（図示されていない）
およびＢレジスタ105を含む。プログラム カウンタ106
およびシフトカウンタ107、マイクロプロセツサ10の命
令を総合的な制御を実行するのに利用される。ALU110
は、制御装置20の制御の下に種々の演算を実行する。本
実施例では、ALU110はTTL IC 74F181である。ALU110の
Ａ入力およびＢ入力は、Ａレジスタ104、Ｂレジスタ10
5、MDレジスタ101、MAレジスタ102からのオペランド
データおよびＫバスを経てＫレジスタ115からのデータ
がそれぞれＡ−MUX111、Ｂ−MUX112を通つて入力される
ように結合されている。（ALU110のＡ入力、Ｂ入力の線
に示される数24は、本実施例で用いられる線のビツト数
を示す。本実施例の図には、この表示法が用いられ
る。） 本実施例の制御装置20は、マイクロプロセツサ10のマ
クロ命令セツトを実現するのに利用されるマイクロ命令
をストアする48ビツト制御用ROM201を含む。制御用ROM2
01は、マイクロ命令の一部として、ある種のマイクロ命
令を実行するときに定数PROM203から得られる定数を含
む。制御用ROM201からの12ビツトはMUX202の第１の入力
に結合されている。12ビツトの第２のグループはフイー
ルドプログラマブル ロジツク アレイ（FPLAと略記す
る）204からMUX202の第２の入力に結合されている。MUX
202の12ビツト出力は、制御用ROM201からの36ビツトと
ともにマイクロ命令レジスタ205に結合されている。な
お、本実施例では、上記した制御ROM201からMUX202の第
１の入力への12ビット、FPLA204からMUX202の第２の入
力への12ビット及び制御用ROM201からマイクロ命令レジ
スタ205への32ビットをそれぞれ送る回路を総称して第
１の回路と称し、MUX202からマイクロ命令レジスタ205
への12ビットを送る回路を第２の回路と称する。マイク
ロ命令レジスタ205とデコーダ206の出力は、ALU110など
の種々のユニツトに結合され、これらのユニツトを制御
する制御信号となる。選択信号SELECT（206）によりMUX
202の第２の入力を選択することにより、制御用ROM201
から読取られるマイクロ命令の所定のビツトが修正され
る。それによりマイクロ命令レジスタ205へ転送される
マイクロ命令は、異なる（すなわち修正された）コント
ロール インジケータの組、すなわち修正動作のための
制御信号の修正された組が与えられる。マイクロ命令の
修正される12ビツトの一部は、マクロ命令のオペランド
フイールドにより決定される。MAレジスタ102に一時
的にストアされるオペランドフイールドは、FPLA204に
結合されている。FPLA204は、そのオペランド データ
をマイクロ命令の制御ビツトにデコードする。制御用RO
M201は、MAレジスタ102のビツト１〜12、マイクロ命令
の次命令アドレスフイールド、または、マクロOPコード
レジスタ120によつて与えられるアドレスによつてア
ドレスされる。
本実施例では、データ操作およびビツト テスト形の
命令に対して実施されるので、テスト フリツプ−フロ
ツプ制御ロジツク207とテスト フリツプ−フロツプ208
が含まれている。FPLA204からの４ビツトは、ALU110か
らのALUテスト出力信号と24:1AレジスタMUX113の出力信
号とともにテストフリツプ−フロツプ制御ロジツク207
に結合されている。
本実施例のマイクロプロセツサ10は、第１表に示され
る５種類の命令を定義している。
第 １ 表 タイプ1:AレジスタとTSTF（テスト フリツプフロツ プ）に関係するレジスタ操作命令 タイプ2:入出力およびある種の内部機械命令 タイプ3:AおよびＱレジスタ操作命令 タイプ4:フルオペランド命令 タイプ5:メモリにあるプログラムを実行する拡張機能 （擬似）命令 こゝでは、本発明の制御装置の修正機能を利用するタ
イプ１命令に時に関心がある。タイプ１命令の実行にお
いてマイクロプロセツサ10に要求される動作を説明する
前に、マイクロプロセツサ10の一般的な説明をしよう。
第２図は、タイプ１命令語の命令フオーマツトを示
す。本実施例のマイクロプロセツサ10は、24ビツト命令
語を利用する。上位６ビツト（ビツト18−23）は、マク
ロ命令コードに利用される。インデツクス修飾可能な命
令のビツト15−17はインデツクスレジスタを指定するの
に用いられる。ビツト０−14はオペランド フイールド
を定義する。タイプ４命令においては、オペランドはオ
ペランド データのメモリ アドレスを定義する。タイ
プ１命令においては、Ｒフイールドは、命令コードの基
本動作の変形を定義する。テストフイールド（ビツト
５）は、テスト動作が含まれるかどうかを定義し、Ｋフ
イールド（ビツト０−４）はテストされるべきビツトを
指定する。テストされるべき実効ビツトは、Ｋフイール
ドとインデツクス フイールドの関数である。Ｋフイー
ルドはインデツクス修飾を受けられるからである。
第３図は、本実施例のマイクロプロセツサ10のマイク
ロ命令語のフオーマツトを示す。修正ビツトは、FPLA20
4によつて供給される。マイクロ命令語のビツト35−40
とビツト８−13はFPLA204によつて修正される。マイク
ロ命令語のビツト35−39は、ALU110の制御に利用され、
マイクロ命令語のビツト40は、ALUの行先のために利用
される。ビツト40はＡレジスタ104を指定する。次マイ
クロ命令アドレスはマイクロ命令語のビツト６−17によ
つて与えられる。
さて、マイクロプロセツサ10の基本動作について説明
する。マイクロプロセツサ10の第１サイクルの間に、命
令がメモリ（図示されていない）からフエツチされ、MD
レジスタ101にストアされる。上位６ビツト（ビツト18
−23）はOPコードレジスタ120にも入れられる。これら
６ビツトは基本命令（すなわちマクロ）OPコードを構成
する。この第１サイクルの一部として、命令は相対アド
レシングあるいはインデツクシングの結果としてアドレ
スあるいは命令の修飾を受ける。この動作の結果は、MA
レジスタ102に格納される。OPコードレジスタ120から供
給される命令コードに基づき、制御用ROM201に格納され
ているフアームウエア ルーチンが、OPコードレジスタ
120の内容に基づき64通りの分岐を実行する。これによ
りマイクロプロセツサ10の64種の基本命令コードの１つ
を実行するに必要なルーチンにフアームウエアを方向づ
ける。以上の動作はマイクロプロセツサ10の全ての命令
の実行に共通である。
この時までに、命令の下位18ビツトがMAレジスタ102
にストアされている。オペランド データをメモリから
フエツチすることが必要な命令の場合は、メモリ アド
レスがMAレジスタにストアされている。
タイプ１命令においては、MAレジスタ102の下位15ビ
ツトはFPLA204に転送される。MAレジスタ102の下位５ビ
ツトはまた24:1AレジスタMUX113への入力と1of24ビツト
マスク114から出力されるマスクを選択するのに用いら
れる。
最初のマイクロ命令は、SELECT（206）を指定する。
これは、現在フエツチされつゝある次のマイクロ命令が
FPLA204の出力によつて修正されることを許す。フエツ
チされ、修飾されつつあるマイクロ命令は、常にソース
としてＡレジスタとＫバスを、行先の１つとしてＢレジ
スタを指定する。FPLA204の12ビツト出力は、マイクロ
命令の13ビツトを置き換え、あるいはセツトするのに用
いられる。FPLAの出力５ビツトは、マイクロ命令のビツ
ト35−39と置き換えられる。これらのビツトはALUの実
行すべき動作を定義する。FPLA出力の１ビツトはマイク
ロ命令のビツト40と置き換えられ、このビツトはＡレジ
スタがALU110の出力のデステイネーシヨンかどうかを決
定する。FPLA204の出力の残り５ビツトは、マイクロ命
令のビツト８−12と置き換えられる。これらのビツト
は、次のマイクロ命令の一部を形成し、フアームウエア
を種々のタイプ１命令の実行を完了させるのに必要な種
々のルーチンに方向づけるのに用いられる。フエツチさ
れ、マイクロ命令レジスタ205へ転送されるマイクロ命
令が修正され、その結果ALU110の動作は適当な動作に変
更される。タイプ１命令の大多数は修正されたマイクロ
命令がその実行を完了したときに完了するであろう。完
了しないタイプ１命令は修正されたマイクロ命令により
その特定のタイプ１命令を完了させる適当なルーチンに
方向づけられるであろう。
第４図はFPLA204とMUX202の論理図である。
FPLA204は２個のFPLAすなわちFPLA−1 250とFPLA−2
251に分けられる。各FPLA250,251への入力はI00〜I15と
付番されている。各入力はMAレジスタ102からの対応す
る入力ビツトMA00〜MA14に結合されている。MAレジスタ
は、一時的にタイプ１マイクロ命令のオペランド フイ
ールドを格納するのに用いられている。各FPLA250,251
のI15はMA03とMA04の結合された入力である。入力I
15は、Ｋフイールドのチエツクとして利用される。
入力I15が論理値０ならば、Ｋの値は23以下であるこ
とを、論理値１ならばＫフイールドが24以上の値を持つ
ことを、また値が指定されていなければ、Ｋは、無関係
であることを示す。FPLA250,251としては、IC 82S100な
どが用いられる。本実施例のMUX202は、222,223,224で
示される３個のIC F157からなる。
MUX202の各“0"入力はFPLA250,251の対応する出力F00〜
F05に結合されている。MUX202の各“1"の入力は、制御
用ROM201の対応するビツト、CR08〜CR13,CR35〜CR40に
結合されている。（CR08は制御用ROMのビツト８を表わ
す。CR09は制御用ROMのビツト９を表わす。以下同
様。）MUX202の出力は、マイクロ命令レジスタの対応す
るビツト、すなわちマイクロ命令レジスタ205のビツト4
0を表わすMIR40、ビツト39を表わすMIR39、…に結合さ
れている。FPLA251の出力F05は、もしSELECT（206）が
現在のマイクロ命令においてイネーブルされていると、
次のマイクロ命令のビツト32と結合される。この動作
は、マイクロ命令語の機能をタイプ１シフト命令に変化
させるのに用いられる。タイプ１命令のビツト０〜14は
第２表、第３表にしたがつてマイクロ命令語の修正ビツ
トを発生するのに用いられる。（文字Ｌは、低または論
理値０を、文字Ｈは高または論理値１を示す。文字Ａ
は、アクテイブを示し、本実施例ではアクテイブは高と
して使用される。ドツトとダツシユは、それぞれ非存在
と無関係を表わす。
第５図はデコーダ206の論理回路の一部である。デコ
ーダ206は、複数のデコーダを含むICである。第１の３
−８デコーダ306は、その入力がマイクロ命令レジスタ2
05の出力に結合され、SELECT（206）信号を発生するの
に利用される。マイクロ命令レジスタ205の出力はOMIRX
Xと表わされ、XXはマイクロ命令レジスタのビツトを示
す。第２の３−８デコーダ307は、図のようにマイクロ
命令レジスタ205からの出力ビツトをデコードしてENABL
E（230）信号を発生するのに利用される。第１および第
２のデコーダ306,307はIC F138などが用いられる。
制御用ROM201は、A MD AM 27S191などであり、マイク
ロ命令レジスタ205はIC74F175などである。テスト フ
リツプフロツプ制御ロジツク207は、第６図の真理値表
にしたがつて、FPLA250,251の出力信号F6,F7によつて実
行される。
本実施例のマイクロプロセツサ10で実施されているデ
ータ操作およびテスト命令を、その命令により実行され
る機能の概要とともに、附録に記載する。
本発明の実施例と見做されるものが示されたが、本発
明の本質と範囲を逸脱することなく、多くの変更や修正
が可能であることは明白であるから、実施例によつて限
定されるべきものではない。
【図面の簡単な説明】
第１図は本発明の制御装置を組込んだマイクロプログラ
マブル マイクロプロセツサのブロツク図である。 第２図は、第１図のプロセツサのデータ操作命令および
テストビツト命令の命令フオーマツトを示す。 第３図は、第１図のプロセツサのマイクロ命令語のフオ
ーマツトを示す。 第４図は、本実施例の制御装置のプログラマブル ロジ
ツクアレイの論理図を示す。 第５図は、本実施例の制御装置のデコーダの論理図の一
部を示す。 第６図は、本実施例の制御装置のテストフリツプフロツ
プ用のコントロール ロジツクの実行に利用される真理
値表を示す。 10……マイクロプログラマブル マイクロプロセツサ 20……制御装置 101……MDレジスタ 102……MAレジスタ 103……メモリバス 104……Ａレジスタ 105……Ｂレジスタ 106……プログラム カウンタ 107……シフト カウンタ 110……ALU 111……Ａ−MUX 112……Ｂ−MUX 113……24:1 AレジスタMUX 114……1OF24ビツトマスク 120……OPコードレジスタ 201……制御用ROM 202……MUX 203……定数PROM 204……FPLA 205……マイクロ命令レジスタ 206……デコーダ 207……テスト フリツプフロツプ制御ロジツク 208……テスト フリツプフロツプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トロイ・ケイ・ウイルソン アメリカ合衆国 85023 アリゾナ州 フ エニツクス 30番アベニユー ノース 15815 (56)参考文献 特開 昭58−43040（ＪＰ，Ａ) 特開 昭50−93356（ＪＰ，Ａ) 特開 昭51−36047（ＪＰ，Ａ) 特開 昭55−164943（ＪＰ，Ａ) 実開 昭55−138341（ＪＰ，Ｕ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】マイクロ命令を記憶するため及びマイクロ
    命令を連続的に送り出すための制御記憶装置（201）
    と、マイクロ命令の形式を保持するためのレジスタ（20
    5）とを備え、マイクロプログラムによって制御され、
    オペレーションコードとオペランドとを備える命令を実
    行するマイクロプロセッサの制御装置（20）であって、 第１及び第２のセットの入力端子を有し、これらの夫々
    に接続されている第１及び第２のセットのｎ個の入力信
    号の内の１セットを選択し、選択された入力信号セット
    に対応するｎ個の出力信号を送出するスイッチ（202）
    と、 実行中の前記命令の一つのオペランド部分を表す複数の
    信号を受け、マイクロ命令の一部として用いることがで
    きるようにフォーマットされたｎ個の出力信号を送出す
    る変換器（204）と、 （ｉ）前記制御記憶装置（201）によって送出されたマ
    イクロ命令の内のｎビットを表すｎ個の信号を前記スイ
    ッチ（202）の前記第１の入力端子セットに接続し、（i
    i）前記マイクロ命令の残りのビットを表す信号を前記
    レジスタ（205）に接続し、（iii）前記変換器（204）
    によって送出された前記ｎ個の出力信号を前記スイッチ
    の（202）の第２の入力端子セットに接続する第１の回
    路と、 前記スイッチ（202）によって送出された前記ｎ個の出
    力信号を前記レジスタ（205）に接続する第２の回路
    と、 前記レジスタに記憶されている形式のマイクロ命令の複
    数のビットに応じて対応する２進信号を発生し、前記ス
    イッチを制御して、前記制御記憶装置によって送出され
    ているマイクロ命令を用いるために前記第１及び第２セ
    ットの入力信号セットの内の１セットを選択するデコー
    ダ（206）とからなることを特徴とするマイクロプログ
    ラムプロセッサの制御装置。
JP60269538A 1984-12-05 1985-12-02 マイクロプログラムプロセッサの制御装置 Expired - Fee Related JPH0812598B2 (ja)

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US678536 1984-12-05
US06/678,536 US4825363A (en) 1984-12-05 1984-12-05 Apparatus for modifying microinstructions of a microprogrammed processor

Publications (2)

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JPS61134840A JPS61134840A (ja) 1986-06-21
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JP60269538A Expired - Fee Related JPH0812598B2 (ja) 1984-12-05 1985-12-02 マイクロプログラムプロセッサの制御装置

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US (1) US4825363A (ja)
EP (1) EP0184158A3 (ja)
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