JPS61139084A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61139084A JPS61139084A JP59262327A JP26232784A JPS61139084A JP S61139084 A JPS61139084 A JP S61139084A JP 59262327 A JP59262327 A JP 59262327A JP 26232784 A JP26232784 A JP 26232784A JP S61139084 A JPS61139084 A JP S61139084A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に係り、特に光通信用半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
最近、光伝送が脚光を浴びており、その光源として半導
体レーザや発光ダイオードが利用されている。
体レーザや発光ダイオードが利用されている。
これらの光源はｍ−ｖ酸化合物半導体からなり、そのう
ち、半導体レーザでは波長０．７〜０．９μｍ帯のＡｌ
ＧａＡｓ／ ＧａＡｓ （活性Ｎ／基板）や波長１〜ｌ
。５μｍ帯のＩｎＧａＡｓ Ｐ ／ Ｉｎ Ｐが著名で
あり、特に長波長帯のＩｎＧａＡｓ Ｐ ／ Ｉｎ Ｐ
は光伝送用光源の本命とみなさでいる。
ち、半導体レーザでは波長０．７〜０．９μｍ帯のＡｌ
ＧａＡｓ／ ＧａＡｓ （活性Ｎ／基板）や波長１〜ｌ
。５μｍ帯のＩｎＧａＡｓ Ｐ ／ Ｉｎ Ｐが著名で
あり、特に長波長帯のＩｎＧａＡｓ Ｐ ／ Ｉｎ Ｐ
は光伝送用光源の本命とみなさでいる。
このような半導体レーザにおいて、出来るだけ高品質・
高信頼化された素子を作成することが要望されており、
本願もそのような半導体素子の形成に関している。
高信頼化された素子を作成することが要望されており、
本願もそのような半導体素子の形成に関している。
［従来の技術］
第２図は埋め込み型ＩｎＧａＡｓ Ｐ ／ Ｉｎ Ｐ半
導体レーザ素子の概要断面図を示しており、この埋め込
み型半導体レーザはプレーナストライプ型レーザに比べ
て、低しきい値で動作すると云うメリットをもった構造
である。
導体レーザ素子の概要断面図を示しており、この埋め込
み型半導体レーザはプレーナストライプ型レーザに比べ
て、低しきい値で動作すると云うメリットをもった構造
である。
図において、１はｎ”−ＩｎＰ基板、２はｎ −ＩｎＰ
バッファ層、３はｎ −ＩｎＧａＡｓ Ｐ活性層、４は
ｐ−ＩｎＰ層、５はｐ−ＩｎＰ保護層、６はｎ −Ｉｎ
Ｐ保護層、７はＳ ｉ Ｏ２膜（絶縁膜）、８は十電極
、９は一電極で、レーザ発光はｎ −ＩｎＧａＡｓ Ｐ
活性層３で行なわれ、この活性層に左右のｐ −ＩｎＰ
保護層５が逆接合しているため、光の閉じ込めと同時に
注入電流が活性層に集中して、上記のように低発振しき
い値が得られるものである。
バッファ層、３はｎ −ＩｎＧａＡｓ Ｐ活性層、４は
ｐ−ＩｎＰ層、５はｐ−ＩｎＰ保護層、６はｎ −Ｉｎ
Ｐ保護層、７はＳ ｉ Ｏ２膜（絶縁膜）、８は十電極
、９は一電極で、レーザ発光はｎ −ＩｎＧａＡｓ Ｐ
活性層３で行なわれ、この活性層に左右のｐ −ＩｎＰ
保護層５が逆接合しているため、光の閉じ込めと同時に
注入電流が活性層に集中して、上記のように低発振しき
い値が得られるものである。
第３図（ａｌ〜（Ｃ）はこのような半導体レーザ素子の
製造工程順断面図を示し、本図は第１回目のエピタキシ
ャル成長を行なった後、メサエッチして第２回目のエピ
タキシャル成長する工程順の断面図を示している。
製造工程順断面図を示し、本図は第１回目のエピタキシ
ャル成長を行なった後、メサエッチして第２回目のエピ
タキシャル成長する工程順の断面図を示している。
まず、第３図（ａｌに示すように、ｎ” −ＩｎＰ基板
１上にｎ−ＩｎＰバッファ層２． ｎ−ＩｎＧａＡｓ
Ｐ活性層３．ｐ−ｊｎＰクラッド層４からなる３層を液
相法または気相法によりエピタキシャル成長する。
１上にｎ−ＩｎＰバッファ層２． ｎ−ＩｎＧａＡｓ
Ｐ活性層３．ｐ−ｊｎＰクラッド層４からなる３層を液
相法または気相法によりエピタキシャル成長する。
次いで、同図（ｂｌに示すように、中央部に膜厚２００
０人の５ｉ０２膜１０のマスクを設けた後、逆メサ状に
エツチングして両側のｐ−ＩｎＰクラフト層４． ｎ
−ＩｎＧａＡｓ Ｐ活性層３の全部とｎ−ＩｎＰバッフ
ァ層２の一部を除去する。
０人の５ｉ０２膜１０のマスクを設けた後、逆メサ状に
エツチングして両側のｐ−ＩｎＰクラフト層４． ｎ
−ＩｎＧａＡｓ Ｐ活性層３の全部とｎ−ＩｎＰバッフ
ァ層２の一部を除去する。
次いで、第３図（Ｃ）に示すように、その５ｉ０２膜１
０をマスクにして、液相法によって第２回目のエピタキ
シャル成長を行い、ｐ−ＩｎＰ層５とｎ −４ｎＰ層６
とのガード層（電流阻止層）を形成して、上記の逆メサ
部分を埋没させる。
０をマスクにして、液相法によって第２回目のエピタキ
シャル成長を行い、ｐ−ＩｎＰ層５とｎ −４ｎＰ層６
とのガード層（電流阻止層）を形成して、上記の逆メサ
部分を埋没させる。
以下は両電極８，９が形成されて、半導体レーザに仕上
げられる。
げられる。
［発明が解決しようとする問題点］
上記のようにして、埋め込み型の半導体レーザが形成さ
れるが、このメサ部分の高さは１．５〜２μｍ程度、そ
の周囲に埋没させるｐ−ＩｎＰ層５の膜厚は１５００人
位、ｎ−ＩｎＰ層６の膜厚は１．５膜ｍ程度で、ｐ−Ｉ
ｎＰ層５の膜厚は比較的薄く形成されている。
れるが、このメサ部分の高さは１．５〜２μｍ程度、そ
の周囲に埋没させるｐ−ＩｎＰ層５の膜厚は１５００人
位、ｎ−ＩｎＰ層６の膜厚は１．５膜ｍ程度で、ｐ−Ｉ
ｎＰ層５の膜厚は比較的薄く形成されている。
これは、薄い活性層に逆接合する関係からで、このｐ−
ＩｎＰ層５の膜厚を薄くすることは、埋め込み型レーザ
の構造上から当然考えられることである。又、ｎ−’Ｉ
ｎＰバッファ層２の部分を無理に深く逆メサエツチング
して、第２回目のエピタキシャル成長を大きくすると、
それは製造上のバラツキを増加すると云う問題が生じる
。
ＩｎＰ層５の膜厚を薄くすることは、埋め込み型レーザ
の構造上から当然考えられることである。又、ｎ−’Ｉ
ｎＰバッファ層２の部分を無理に深く逆メサエツチング
して、第２回目のエピタキシャル成長を大きくすると、
それは製造上のバラツキを増加すると云う問題が生じる
。
従って、このｐ−ＩｎＰ層５を薄く形成することが好ま
しく、そうすると、エピタキシャル成長膜にピットが発
生した際に、逆接合関係が維持されずにリーク電流が生
じると云う欠点がある。即ち、第２図の矢印に示すよう
に、十電極８． ｐ −ＩｎＰ層４． ｎ−ＩｎＰ
保護層６． ｎ−ＩｎＰバッファ層２とリーク電流が流
れて、発光効率を低下させる欠点がある。
しく、そうすると、エピタキシャル成長膜にピットが発
生した際に、逆接合関係が維持されずにリーク電流が生
じると云う欠点がある。即ち、第２図の矢印に示すよう
に、十電極８． ｐ −ＩｎＰ層４． ｎ−ＩｎＰ
保護層６． ｎ−ＩｎＰバッファ層２とリーク電流が流
れて、発光効率を低下させる欠点がある。
本発明は、このような欠点をなくするための半導体レー
ザの形成方法を提案するものである。
ザの形成方法を提案するものである。
［問題点を解決するための手段］
その問題は、化合物半導体層を順次に成長させた多層構
造の一部に第１マスクを設け、前記多層の露出部を最下
層に達するまでエツチングして、第１マスクの下部を凸
状に形成する工程、次いで、該凸状部分に逆接合する多
層ガード層を順次に成長して、該メサ状部分を埋没させ
た後、該多層ガード層表面に自己整合的に第２マスクを
形成する工程、次いで、前記第１マスクと第２マスクに
よって表面を保護し、前記凸状部分に隣接する両側のガ
ード層をエツチングして、前記多層の最下層′に達する
溝を形成する工程が含まれる半導体装置の製造方法によ
って解決できる。
造の一部に第１マスクを設け、前記多層の露出部を最下
層に達するまでエツチングして、第１マスクの下部を凸
状に形成する工程、次いで、該凸状部分に逆接合する多
層ガード層を順次に成長して、該メサ状部分を埋没させ
た後、該多層ガード層表面に自己整合的に第２マスクを
形成する工程、次いで、前記第１マスクと第２マスクに
よって表面を保護し、前記凸状部分に隣接する両側のガ
ード層をエツチングして、前記多層の最下層′に達する
溝を形成する工程が含まれる半導体装置の製造方法によ
って解決できる。
例えば、ｎ −ＩｎＰ層、 ｎ −ＩｎＧａＡｓ Ｐ
層、ｐ−ＩｎＰ層を順次に成長した多層半導体層の中央
部に、二酸化シリコン膜マスクを設け、前記各層をｎ−
ＩｎＰ層に達するまでエツチングして、逆メサ状に形成
する工程、次いで、前記エツチング部分にｐ−ＩｎＰ層
とｎ−ＩｎＰ層とからなる多層ガード層を順次に成長し
て埋没させた後、該ｎ −ＩｎＰ層表面の低部分に自己
整合的にＩｎＧａＡｓ Ｐ膜を液相エピタキシャル成長
する工程、次いで、前記二酸化シリコン膜マスクと該Ｉ
ｎＧａＡｓ Ｐ ＰＡとによって表面を保護し、前記逆
メサ状部分両側のｎ−ＩｎＰ層とｐ−ＩｎＰＦｉとをエ
ツチングして、前記ｎ−ＩｎＰ層に達する溝を形成する
工程が含まれる半導体装置の製造方法によって作成する
。
層、ｐ−ＩｎＰ層を順次に成長した多層半導体層の中央
部に、二酸化シリコン膜マスクを設け、前記各層をｎ−
ＩｎＰ層に達するまでエツチングして、逆メサ状に形成
する工程、次いで、前記エツチング部分にｐ−ＩｎＰ層
とｎ−ＩｎＰ層とからなる多層ガード層を順次に成長し
て埋没させた後、該ｎ −ＩｎＰ層表面の低部分に自己
整合的にＩｎＧａＡｓ Ｐ膜を液相エピタキシャル成長
する工程、次いで、前記二酸化シリコン膜マスクと該Ｉ
ｎＧａＡｓ Ｐ ＰＡとによって表面を保護し、前記逆
メサ状部分両側のｎ−ＩｎＰ層とｐ−ＩｎＰＦｉとをエ
ツチングして、前記ｎ−ＩｎＰ層に達する溝を形成する
工程が含まれる半導体装置の製造方法によって作成する
。
即ち、本発明は活性層を含む凸状部分両側に溝を形成し
て絶縁し、仮に薄いｐ−ＩｎＰ保護層５にピットが発生
していても、その溝のために絶縁されてリーク電流が流
れないようにする形成方法であり、そのため、ＩｎＧａ
Ａｓ Ｐ ／ Ｉｎ Ｐ半導体レーザの例のように、表
面に第２マスクをセルファライン（自己整合）的に液相
エピタキシャル成長して、そのマスクを利用してエツチ
ングし、溝部を形成するものである。
て絶縁し、仮に薄いｐ−ＩｎＰ保護層５にピットが発生
していても、その溝のために絶縁されてリーク電流が流
れないようにする形成方法であり、そのため、ＩｎＧａ
Ａｓ Ｐ ／ Ｉｎ Ｐ半導体レーザの例のように、表
面に第２マスクをセルファライン（自己整合）的に液相
エピタキシャル成長して、そのマスクを利用してエツチ
ングし、溝部を形成するものである。
そうすれば、フォト工程を追加することなく、レーザ素
子が形成されて、素子の信頼性が高められる。
子が形成されて、素子の信頼性が高められる。
［実施例コ
以下９図面を参照して実施例によって詳細に説明する。
第１図（ａ） 〜（Ｑ）はＩｎＧａＡｓ Ｐ ／ Ｉｎ
Ｐ半導体レーザ素子の形成工程順断面図を示しており
、そのうち、第１図（ａ）、 （ｂ）は第３図（ａ）、
（ｂ）と同様の工程順断面図である。まず、第１図（
ａ）に示すように、第１回目のエピタキシャル成長を行
なって、ｎ” −ＩｎＰ基板１上に膜厚２μ単のｎ−Ｉ
ｎＰバフファ層２゜膜厚１５００人程度のｎ −１ｎＧ
ａＡｓ Ｐ活性層３．膜厚１゜５μｍ程度のｐ−ＩｎＰ
クラ７ド層４の３層を成長する。この場合、液相または
気相の何れでエピタキシャル成長しても良い。
Ｐ半導体レーザ素子の形成工程順断面図を示しており
、そのうち、第１図（ａ）、 （ｂ）は第３図（ａ）、
（ｂ）と同様の工程順断面図である。まず、第１図（
ａ）に示すように、第１回目のエピタキシャル成長を行
なって、ｎ” −ＩｎＰ基板１上に膜厚２μ単のｎ−Ｉ
ｎＰバフファ層２゜膜厚１５００人程度のｎ −１ｎＧ
ａＡｓ Ｐ活性層３．膜厚１゜５μｍ程度のｐ−ＩｎＰ
クラ７ド層４の３層を成長する。この場合、液相または
気相の何れでエピタキシャル成長しても良い。
次いで、同図中）に示すように、中央部に膜厚２０００
人のＳｉ○２膜１０のマスクを設けた後、逆メサ状にエ
ツチングして両側のｐ−ＩｎＰクラッド層４゜ｎ −１
ｎＧａＡｓ Ｐ活性層３の全部とｎ−ＩｎＰバフファ層
２の一部を除去する。エツチング液は臭素とメタノール
との混液を用いる。この時、（１１１） Ａ面は前記エ
ツチング液によってエツチングされていため、はぼ逆メ
サ形状になる。
人のＳｉ○２膜１０のマスクを設けた後、逆メサ状にエ
ツチングして両側のｐ−ＩｎＰクラッド層４゜ｎ −１
ｎＧａＡｓ Ｐ活性層３の全部とｎ−ＩｎＰバフファ層
２の一部を除去する。エツチング液は臭素とメタノール
との混液を用いる。この時、（１１１） Ａ面は前記エ
ツチング液によってエツチングされていため、はぼ逆メ
サ形状になる。
次いで、第１図（Ｃ）に示すように、その５ｉ０２膜１
０をマスクにして、液相エピタキシャル成長（第２回目
のエピタキシャル成長）し、ｐ−ＩｎＰ層５とｎ−Ｉｎ
Ｐ層６とのガード層を形成して、上記のエツチング部分
を埋没させ、更に、その上にＩｎＧａＡｓＰ膜１１を液
相エピタキシャル成長させる。
０をマスクにして、液相エピタキシャル成長（第２回目
のエピタキシャル成長）し、ｐ−ＩｎＰ層５とｎ−Ｉｎ
Ｐ層６とのガード層を形成して、上記のエツチング部分
を埋没させ、更に、その上にＩｎＧａＡｓＰ膜１１を液
相エピタキシャル成長させる。
このＩｎＧａＡｓ Ｐ膜１１はｎ−ＩｎＰ層６の低部分
にのみ横方向にセルファライン的に成長する。これはＩ
ｎＰ基板の結晶軸に関連があると考えられ、基板の結晶
面は（１００） 、横方向は（１１０）面で、（１１０
）面に成長する。そうすれば、図のように、逆メサ状部
分とその両側が高（積層されているから、その部分のみ
ｎ−ＩｎＰ層６が表面に露出する状態になる。
にのみ横方向にセルファライン的に成長する。これはＩ
ｎＰ基板の結晶軸に関連があると考えられ、基板の結晶
面は（１００） 、横方向は（１１０）面で、（１１０
）面に成長する。そうすれば、図のように、逆メサ状部
分とその両側が高（積層されているから、その部分のみ
ｎ−ＩｎＰ層６が表面に露出する状態になる。
次いで、第１図（ｄ）に示すように、５ｉ０２膜１ｏと
ＩｎＧａＡｓ Ｐ膜１１をマスクにして、露出したｎ
ＩｎＰ層６をエツチングすると、４１２が形成される
。溝１２は深さ１幅共に１〜２μｍ程度である。
ＩｎＧａＡｓ Ｐ膜１１をマスクにして、露出したｎ
ＩｎＰ層６をエツチングすると、４１２が形成される
。溝１２は深さ１幅共に１〜２μｍ程度である。
次いで、５ｉ０２膜１０を除去した後、第１図（ｅ）に
示すように、新たな５ｉ０２膜１３を被着して絶縁し、
電極１８．１９を形成して、半導体レーザが完成される
。
示すように、新たな５ｉ０２膜１３を被着して絶縁し、
電極１８．１９を形成して、半導体レーザが完成される
。
このような形成方法によれば、フォト工程を追加するこ
となく、溝形成用のＩｎＧａＡｓ Ｐ膜１１マスクを形
成し、保護層絶縁用の溝１２を工・ノチングすることが
できる。
となく、溝形成用のＩｎＧａＡｓ Ｐ膜１１マスクを形
成し、保護層絶縁用の溝１２を工・ノチングすることが
できる。
［発明の効果］
以上の実施例の説明から明らかなように、本発明によれ
ば、半導体レーザの形成方法において、フォト工程を増
加することなしに、容易に溝を形成して、素子を高信頼
化する利点が得られるものである。
ば、半導体レーザの形成方法において、フォト工程を増
加することなしに、容易に溝を形成して、素子を高信頼
化する利点が得られるものである。
第１図（ａ）〜ｔｅ＋は本発明にかかる形成工程順断面
図、第２図は埋め込み型ＩｎＰ半導体レーザ素子の概要
断面図、 第３図（ａ）〜（Ｃ１は従来の形成工程順断面図である
。 図において、 １はｎ” −ＩｎＰ基板、 ２はｎ−ＩｎＰバッファ層、 ３はｎ −１ｎＧａＡｓ Ｐ活性層、 ４はｐ−ＩｎＰクラッド層、 ５はｐ−ＩｎＰガード層、 ６はｎ−ＩｎＰガード層、８．１８は十電極、９．１９
は一電極、 １０は５ｉ０２膜マスク、１１はＩｎ
ＧａＡｓ Ｐ ［ＩＩ！？ スフ、１２は溝部、
１３は５ｉ０２膜、を示している。 第１図
図、第２図は埋め込み型ＩｎＰ半導体レーザ素子の概要
断面図、 第３図（ａ）〜（Ｃ１は従来の形成工程順断面図である
。 図において、 １はｎ” −ＩｎＰ基板、 ２はｎ−ＩｎＰバッファ層、 ３はｎ −１ｎＧａＡｓ Ｐ活性層、 ４はｐ−ＩｎＰクラッド層、 ５はｐ−ＩｎＰガード層、 ６はｎ−ＩｎＰガード層、８．１８は十電極、９．１９
は一電極、 １０は５ｉ０２膜マスク、１１はＩｎ
ＧａＡｓ Ｐ ［ＩＩ！？ スフ、１２は溝部、
１３は５ｉ０２膜、を示している。 第１図
Claims (2)
- （１）化合物半導体層を順次に成長させた多層構造の一
部に第１マスクを設け、前記多層の露出部を最下層に達
するまでエッチングして、第１マスクの下部を凸状に形
成する工程、次いで、該凸状部分に逆接合する多層ガー
ド層を順次に成長して、該メサ状部分を埋没させた後、
該多層ガード層表面に自己整合的に第２マスクを形成す
る工程、次いで、前記第１マスクと第２マスクによつて
表面を保護し、前記凸状部分に隣接する両側のガード層
をエッチングして、前記多層の最下層に達する溝を形成
する工程が含まれてなることを特徴とする半導体装置の
製造方法。 - （２）ｎ−ＩｎＰ層、ｎ−ＩｎＧａＡｓＰ層、ｐ−Ｉｎ
Ｐ層を順次に成長した多層半導体層の中央部に、二酸化
シリコン膜マスクを設け、前記各層をｎ−ＩｎＰ層に達
するまでエッチングして、逆メサ状に形成する工程、次
いで、前記エッチング部分にｐ−ＩｎＰ層、ｎ−ＩｎＰ
層を順次に成長して埋没させた後、該ｎ−ＩｎＰ層表面
の低部分に自己整合的にＩｎＧａＡｓＰ膜を液相エピタ
キシャル成長する工程、次いで、前記二酸化シリコン膜
マスクと該ＩｎＧａＡｓＰ膜とによつて表面を保護し、
前記逆メサ状部分両側のｎ−ＩｎＰ層とｐ−ＩｎＰ層と
からなる多層ガード層をエッチングして、前記ｎ−Ｉｎ
Ｐ層に達する溝を形成する工程が含まれてなることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262327A JPS61139084A (ja) | 1984-12-11 | 1984-12-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262327A JPS61139084A (ja) | 1984-12-11 | 1984-12-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61139084A true JPS61139084A (ja) | 1986-06-26 |
Family
ID=17374227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262327A Pending JPS61139084A (ja) | 1984-12-11 | 1984-12-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139084A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01114092A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 埋込み型半導体レーザ |
-
1984
- 1984-12-11 JP JP59262327A patent/JPS61139084A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01114092A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 埋込み型半導体レーザ |
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