JPS6114181Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は超高周波半導体装置用インピーダンス
整合回路に関し、特に小型な構成が容易な集中定
数型の超高周波半導体装置用インピーダンス整合
回路に関する。

バイポーラトランジスタ、電界効果トランジス
タ等の超高周波半導体素子とそれに接続される回
路のインピーダンスを広帯域にわたり整合させる
には、浮遊容量あるいは寄生インダクタンス等の
不要要素が生ずるのを避ける為、可能な限り半導
体素子に近接して整合回路を半導体装置の内部に
設ける内部整合回路が不可欠である。このような
内部整合回路の小型化および広帯域化を計る為
に、一般に集中定数回路の低域通過型の構成が多
く採用される。この場合、直列インダクタンスは
ボンデイングワイヤーにより構成し、さらに並列
キヤパシタンスは片側の電極を放熱と接地を行な
うために設けた導体にろう材などで接続して接地
電極とし他方の電極を前記のボンデイングワイヤ
ーに接続して上部電極とする薄膜キヤパシタによ
り構成した低域通過型の内部整合回路が多用され
る。近年、マイクロ波用増幅器は、広帯域化に加
えて超高周波化、高出力化を計る必要性が高まつ
ており、超高周波化を実現するため前記の半導体
素子にはシリコンバイポーラトランジスタと比較
して電子移動度が高いGaAsFET（砒化ガリウム
電界効果トランジスタ、以下単にGaAsFETと略
称する。）を用いる場合が多い。

このGaAsFETを用いる場合、単位FET（電界
効果トランジスタ、以下FETと略称する。）を多
数個並列に接続し大電流を流すことにより超高周
波帯における高出力化が計られ、その整合回路は
前述の内部整合回路を用いるのが一般的である。
この場合、半導体素子のインピーダンスは単位
FETの個数の増大に反比例して小さくなる。加
えて、Ｘ帯（８〜12GHz）やKu帯（14GHz帯）な
どの超高周波帯では、周波数が高いため半導体素
子に寄生リアクタンスが付加されると共に単位
FETの個数が増えるため半導体素子の幅が大き
くなり、各単位FETへの超高周波励振電力の均
等な分配及び各単位FETからの出力電力の合成
が難しくなる。すなわち、規格化された50オーム
のストリツプ線路の幅より幅の広い半導体素子を
用いて大電力化を計る場合、集中定数素子を用い
た内部整合回路のキヤパシタの上部電極を半導体
素子の幅とほぼ等しく形成しなければならず、キ
ヤパシタに用いる誘電体の比電率あるいは厚みを
変えて所望の電極面積と静電容量とを得ている。
しかし、キヤパシタが分布定数線路として作用す
る為に上部電極上の位置によつて超音波信号の位
相が異なり、さらに前述のボンデイングワイヤー
に於いても信号の位相がずれる為に、マイクロ波
励振電力を各単位FETに対し一様に分配するよ
うに、あるいは各単位FETの出力電圧を同位相
で合成するようにボンデイングワイヤーを多数本
並列に接続することは自ずと制限を受けるという
問題点がある。このように従来の超高周波半導体
装置用インピーダンス整合回路には、インピーダ
ンスを整合させる条件と信号の位相を揃える条件
とを共に満足させるのが困難であるという欠点が
あり、従つて整合回路を含む半導体装置において
十分な増幅作用が行なわれないという欠点があ
る。

本考案の目的は、前記欠点を除去し所要の帯域
にわたつて損失の少ない特性を容易に実現できる
超高周波半導体装置用インピーダンス整合回路を
提供する事にある。

本考案の回路は、金属基体上にろう付け固定さ
れた半導体素子およびMIM極並列キヤパシタン
ス素子ならびにこれらを結ぶボンデイング線から
成る直列インダクタンス素子から構成される少く
とも１段以上のインピーダンス整合回路におい
て、前記キヤパシタンス素子の誘電体厚みに、前
記半導体素子に近い側が薄く、逆に遠い側が厚く
なるようなテーパーをもたせて形成して構成され
る。

以下、本考案について図面を用いて詳述する。

第１図ａおよびｂは、それぞれ本考案の一実施
例を示す平面図および断面図である。第１図に於
いて放熱体を兼ねる金属の接地基体１上に半導体
素子例えばGaAsFET２をろう材で溶接して載置
し、その両側に厚みをテーパー状に形成した高誘
電体薄板３ａ，３ｂを設け、上部電極４ａ，４
ｂ，５ａおよび５ｂを形成して整合回路の並列キ
ヤパシタンスを構成している。

なお高誘電体薄板３ａ，３ｂの上下両面とも薄
膜メタライズされており、その下面は接地電極と
してGaAsFET２と同様に接地基体１上にろう材
で溶接して載置されている。高誘電体薄板３ａ
（あるいは３ｂ）上に所望のキヤパシタンスに対
応した面積をもつように形成した第１の上部電極
４ａ（あるいは４ｂ）と第２の上部電極５ａ（あ
るいは５ｂ）とはボンデイングワイヤー６ａ（あ
るいは６ｂ）で接続し、さらに第２の上部電極５
ａ（あるいは５ｂ）とGaAsFET２の各セルとの
間およびアルミナセラミツク基板７ａ（あるいは
７ｂ）上に形成されたストリツプ線路８ａ（ある
いは８ｂ）第１の上部電極４ａ（あるいは４ｂ）
との間を同様にボンデイングワイヤー１０ａおよ
び９ａ（あるいは１０ｂおよび９ｂ）で接続して
いる。これらのボンデイングワイヤーは、おのお
の整合回路の直列インダクタンスを構成してお
り、所望のインダクタンスをもちかつ、マイクロ
波励振電力の位相バランスが均一となる位置に配
線されている。高誘電体薄板３ａ，３ｂの厚みを
テーパー状にする事により、電磁気的にみると上
部電極４ａ，４ｂ，５ａ，５ｂの形状を扇状に広
げた形状に等価とみなせる。従つてストリツプ線
路８ａ（あるいは８ｂ）からGaAsFET₂の方へ
向つて線路幅が次第に広くなる分布定数線路を設
けたものと等価であり、ボンデイングワイヤー長
の不揃いに起因するマイクロ波位相のアンバラン
スが緩和され、かつ円滑にインダクタンス変換が
行なわれるという効果がある。テーパー状の厚み
をもつ高誘電体薄板３ａ，３ｂは型入れあるいは
研磨等の方法を用いて容易に製作することができ
る。

第２図は、第１図の実施例の等価回烈を示す回
路図である。入力端１１から入力するマイクロ波
信号は、直列インダクタンスＬ９ａ，Ｌ６ａ，Ｌ
１０ａおよび並列キヤパシタンスＣ４ａ，Ｃ５ａ
から成る整合回路を経てGaAsFET２において増
幅され、さらに直列インダクタンスＬ１０ｂ，Ｌ
６ｂ，Ｌ９ｂおよび並列キヤパシタンスＣ５ｂ，
Ｃ４ｂから成る整合回路を経て出力端１２から出
力される。直列インダクタンスＬ９ａ，Ｌ６ａ，
Ｌ１０ａ（あるいはＬ１０ｂ，Ｌ６ｂ，Ｌ９ｂ）
はそれぞれボンデイングワイヤー９ａ，６ａ，１
０ａ（あるいは１０ｂ，６ｂ，９ｂ）に対応し、
また並列キヤパシタンスＣ４ａ，Ｃ５ａ（あるい
はＣ５ｂ，Ｃ４ｂ）はそれぞれ上部電極４ａ，５
ａ，（あるいは５ｂ，４ｂ）と接地基体１との間
のキヤパシタンスに対応する。

以上説明した如く、本考案には高誘電体薄板の
厚みをテーパー状に形成することによつてスムー
ズなインピーダンス変換が可能で反射損失の少な
い整合回路を構成できるという効果があり、特に
高周波化、高出力化が要求される超音波半導体装
置用に用いられるインピーダンス整合回路におい
て、その効果が大きい。

なお本実施例に於いては２段の低域通過型のイ
ンピーダンス整合回路について説明したが、整合
回路の段数や型式はこれに限定されず、また半導
体素子についても電界効果トランジスタに限定さ
れるものでは無くバイポーラトランジスタあるい
はガンダイオード、インパツトダイオード等の２
端子能動素子でも同等の効果が生まれる事は明ら
かである。

【図面の簡単な説明】

第１図ａおよびｂはそれぞれ本考案の一実施例
を示す平面図および断面図、第２図は第１図の実
施例の等価回路を示す回路図である。 図において、１……接地基体、２……
GaAsFET、３ａ，３ｂ……高誘電体薄板、４
ａ，４ｂ，５ａおよび５ｂ……上部電極、６ａ，
６ｂ，９ａ，９ｂ，１０ａ，１０ｂ……ボンデイ
ングワイヤー、７ａ，７ｂ……アルミナセラミツ
ク基板および８ａ，８ｂ……ストリツプ線路であ
る。

Claims (1)

【実用新案登録請求の範囲】
1. 金属基体上にろう付け固定された半導体素子お
   よびMIM（金属−誘電体−金属）型並列キヤパ
   シタンス素子ならびにこれらを結ぶボンデイング
   線から成る直列インダクタンス素子から構成され
   る少なくとも１段以上のインピーダンス整合回路
   において、前記キヤパシタンス素子の誘電体厚み
   に、前記半導体素子に近い側が薄く、逆に遠い側
   が厚くなるようなテーパーをもたせて形成したこ
   とを特徴とする超高周波半導体装置用インピーダ
   ンス整合回路。