JPS61145672A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61145672A JPS61145672A JP26611684A JP26611684A JPS61145672A JP S61145672 A JPS61145672 A JP S61145672A JP 26611684 A JP26611684 A JP 26611684A JP 26611684 A JP26611684 A JP 26611684A JP S61145672 A JPS61145672 A JP S61145672A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- central processing
- external device
- cpu
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、情報処理装置に係り、特に外部装置からの割
込みを複数の中央処理装置で受け付は可能な装置の改良
に関するものである、〔発明の背景〕 複数の中央処理装置（ＣＰＵ）において、入出力装置な
どの外部装置を、個々のＣＰＵにくくりつけにせず、ど
のＣＰＵからでも、外部装置にアクセス出来、また、外
部装置において発生した割込み要因をとのＣＰＵからで
も処理出来るようＫすることは、処理効率の上からも望
ましい。特に割込みの受け付けに関しては、外部装置が
個々の中央処理装置にくくりつけであった場合には、そ
の中央処理装置が割込みマスクを閉じていると、割込み
マスクが開かれるまで割込みが受けつけられないことに
なり効率が悪くなる。
込みを複数の中央処理装置で受け付は可能な装置の改良
に関するものである、〔発明の背景〕 複数の中央処理装置（ＣＰＵ）において、入出力装置な
どの外部装置を、個々のＣＰＵにくくりつけにせず、ど
のＣＰＵからでも、外部装置にアクセス出来、また、外
部装置において発生した割込み要因をとのＣＰＵからで
も処理出来るようＫすることは、処理効率の上からも望
ましい。特に割込みの受け付けに関しては、外部装置が
個々の中央処理装置にくくりつけであった場合には、そ
の中央処理装置が割込みマスクを閉じていると、割込み
マスクが開かれるまで割込みが受けつけられないことに
なり効率が悪くなる。
以上のような理由から、外部装置からの割込みを複数の
ＣＰＵＫより、受け付ける手法が取られるようになった
。この手法は浮動割込み（Ｆ ｌｏａｔｉｎｇ Ｉ ｎ
ｔｅｒｒｕｐｔｉｏｎ ）と呼ばれ、特開昭５６−７１
１５０号公報に詳細に記載されている。
ＣＰＵＫより、受け付ける手法が取られるようになった
。この手法は浮動割込み（Ｆ ｌｏａｔｉｎｇ Ｉ ｎ
ｔｅｒｒｕｐｔｉｏｎ ）と呼ばれ、特開昭５６−７１
１５０号公報に詳細に記載されている。
ところが、従来の浮動割込みの実現手法には下記に示す
ような問題点がある。
ような問題点がある。
第５図は、従来の手法による浮動割込みの実現手法を示
したものである。図は、ＣＰＵ２台、外部装置が２台の
場合について示している。
したものである。図は、ＣＰＵ２台、外部装置が２台の
場合について示している。
図中、１．２は中央処理装置（ＣＰＵ）であり、３．４
は外部装置である。この構成にて、浮動割込みを実現す
るには、外部装置５からは信号線５．７によりＣＰＵ１
，２に割込み信号を送り、外部装置４からは信号ｍ６．
８により、割込み信号を送出することか必要である。す
なわち、外部装置側では、ＣＰＵの数だけ、ＣＰＵ側で
は外部装置の数の信号線の接続が必要である。
は外部装置である。この構成にて、浮動割込みを実現す
るには、外部装置５からは信号線５．７によりＣＰＵ１
，２に割込み信号を送り、外部装置４からは信号ｍ６．
８により、割込み信号を送出することか必要である。す
なわち、外部装置側では、ＣＰＵの数だけ、ＣＰＵ側で
は外部装置の数の信号線の接続が必要である。
以上は、ＣＰＵ、外部装置が各々２台の場合であるが、
台数が多くなるに従いインタフェースとして必要な信号
線の数が多くなる。
台数が多くなるに従いインタフェースとして必要な信号
線の数が多くなる。
例えば、チャネルを５２台有し、ＣＰＵ２台で構成され
る情報処理装置においては、チャネルからの割込みを浮
動割込みとするためには」込み信号だけで各ＣＰＵが５
２本の信号線を接続する必要があった。これらは、ＣＰ
Ｕ 、チャネルの数が増すにつれ増加するため、実装上
の問題となることがあった。
る情報処理装置においては、チャネルからの割込みを浮
動割込みとするためには」込み信号だけで各ＣＰＵが５
２本の信号線を接続する必要があった。これらは、ＣＰ
Ｕ 、チャネルの数が増すにつれ増加するため、実装上
の問題となることがあった。
本発明の目的は、外部装置からの割込みを複数の中央処
理装置（ＣＰＵ）により受けつけることを可能とする浮
動割込みを実現するＫあたり、ＣＰＵと外部装置との間
の割込み報告信号線の数を減らすことにより実装上の問
題を解決することにある。
理装置（ＣＰＵ）により受けつけることを可能とする浮
動割込みを実現するＫあたり、ＣＰＵと外部装置との間
の割込み報告信号線の数を減らすことにより実装上の問
題を解決することにある。
本発明は、外部装置を１つ、あるいは複数のＣＰＵにく
くりつけにし、複数のＣＰＵ間にはそ４ぞれ、割込みの
有無を連絡する信号線と、互いにデータの受け渡しを行
うために用いる読み書き可能な記憶手段を持ち、ある外
部装置からの割込みを、その外部□装置の接続されてい
るＣＰＵから他のＣＰＵＫ対し、上記信号線と記憶手段
により連絡し、浮動割込みを実現することにより、ＣＰ
Ｕと外部装置との間開込み報告信号−の少ない情報処理
装置である。
くりつけにし、複数のＣＰＵ間にはそ４ぞれ、割込みの
有無を連絡する信号線と、互いにデータの受け渡しを行
うために用いる読み書き可能な記憶手段を持ち、ある外
部装置からの割込みを、その外部□装置の接続されてい
るＣＰＵから他のＣＰＵＫ対し、上記信号線と記憶手段
により連絡し、浮動割込みを実現することにより、ＣＰ
Ｕと外部装置との間開込み報告信号−の少ない情報処理
装置である。
次に本発明の実施例につき、図面を用いて詳細に説明す
る。
る。
第１図は、本発明の一実施例である情報処理装置のブロ
ック図である。本例では、ＣＰＵ２台、外部装置２台の
場合を示しているが、ＣＰＵ。
ック図である。本例では、ＣＰＵ２台、外部装置２台の
場合を示しているが、ＣＰＵ。
外部装置は、何台でありてもよいことは言うまでもない
。
。
外部装置１．２は、それぞれ割込み報告信号線１０ 、
１１ Ｋより、それぞれ中央処理装置（ＣＰＵ）１．２
に接続される６ＣＰＵ１，２には割込み要因を保持する
レジスタ１５ 、１６を有している。さらに、ＣＰＵ、
１．２は互いに連絡を取り合うため、信号線１２により
接続される。
１１ Ｋより、それぞれ中央処理装置（ＣＰＵ）１．２
に接続される６ＣＰＵ１，２には割込み要因を保持する
レジスタ１５ 、１６を有している。さらに、ＣＰＵ、
１．２は互いに連絡を取り合うため、信号線１２により
接続される。
記憶手段９は、２つのＣＰＵの間でデータをやりとすす
るためのものである。この記憶手段は、主記憶装置（Ｍ
Ｓ）の一部をハードウェア専用領域として使用したハー
ドウェアシステム領域（Ｈ８Ａ ）として実現してもよ
いし、また、それ以外の記憶装置を使って（よい、 記憶手段９は、割込み情報格納領域１７を有しており、
ＣＰＵＩ、２から信号線１４ 、１４を介して、それぞ
れ読み書きが可能となっている。
るためのものである。この記憶手段は、主記憶装置（Ｍ
Ｓ）の一部をハードウェア専用領域として使用したハー
ドウェアシステム領域（Ｈ８Ａ ）として実現してもよ
いし、また、それ以外の記憶装置を使って（よい、 記憶手段９は、割込み情報格納領域１７を有しており、
ＣＰＵＩ、２から信号線１４ 、１４を介して、それぞ
れ読み書きが可能となっている。
割込み情報格納領域は、各外部装置と１対１に対応して
かり、割込み要因フラグと、割込みに関する情報を格納
する部分よりなる。
かり、割込み要因フラグと、割込みに関する情報を格納
する部分よりなる。
次に、第１図に示される情報処理装置の動作について説
明する。割込み情報格納領域１７は、上側が外部装置１
に、下側が外部装＃２に対応しており、割込み要因保持
レジスタ１５ 、１６はそれぞれ左側に外部装置１の割
込み要因を保持し、右側に外部装ｆ２の割込み要因を保
持するものとする。
明する。割込み情報格納領域１７は、上側が外部装置１
に、下側が外部装＃２に対応しており、割込み要因保持
レジスタ１５ 、１６はそれぞれ左側に外部装置１の割
込み要因を保持し、右側に外部装ｆ２の割込み要因を保
持するものとする。
第２図（ａ） Ｋ、割込み要因が何も存在しない時の内
部状態を示す。割込み要因保持レジスタ１５ 、１６お
よび割込み情報格納領域１７は、すべて０となっている
。
部状態を示す。割込み要因保持レジスタ１５ 、１６お
よび割込み情報格納領域１７は、すべて０となっている
。
今、外部装置１において割込み要因が発生したと仮定す
る。外部装ａ１１に２いて発生した割込み要因は、信号
線１０によりＣＰＵ１に報告される。、ＣＰＵ１は、自
ＣＰＵ内の割込み要因保持レジスタ１５に割込要因を保
持する。すなわち、（１０）を設定する。同時に、記憶
手段９内の割込み情報格納領域１７の外部装置１に対応
する領域の割込み要因フラグをＩＫＬ、外部装置から得
た割込情報を格納する。さらに、ＣＰＵ１はＣＰＵ２に
対して信号線１２を介して割込み要因が発生したことを
知らせる。この時の内部状態を第２図（ｂ）に示す。
る。外部装ａ１１に２いて発生した割込み要因は、信号
線１０によりＣＰＵ１に報告される。、ＣＰＵ１は、自
ＣＰＵ内の割込み要因保持レジスタ１５に割込要因を保
持する。すなわち、（１０）を設定する。同時に、記憶
手段９内の割込み情報格納領域１７の外部装置１に対応
する領域の割込み要因フラグをＩＫＬ、外部装置から得
た割込情報を格納する。さらに、ＣＰＵ１はＣＰＵ２に
対して信号線１２を介して割込み要因が発生したことを
知らせる。この時の内部状態を第２図（ｂ）に示す。
ＣＰＵ２は、ＣＰＵ１からの割込み要因を受け付けると
、記憶装置９の中の割込み情報格納領域１７を読み出し
、どの外部装置に割込み要因があるかを調べ、それに対
応する割込み要因レジスタに１を設定する。今の例では
、外部装置１に割込み要因があるので、割込要因レジス
タは、第２図（Ｃ）に示すように（１０）が設定される
。
、記憶装置９の中の割込み情報格納領域１７を読み出し
、どの外部装置に割込み要因があるかを調べ、それに対
応する割込み要因レジスタに１を設定する。今の例では
、外部装置１に割込み要因があるので、割込要因レジス
タは、第２図（Ｃ）に示すように（１０）が設定される
。
、以上説明してきた手Ｊ［Ｋより、割込み要因が設定さ
れる。
れる。
次に１割込みの発生手順について説明する。
第３図は、割込要因レジスタ１５ 、１６を詳細に示し
た回路図である。割込要因レジスタ１６は、第１図に示
したものと同じである。このレジスタの出力は、割込み
マスクレジスタ２２の出力と入ＮＤグー）１．８．１９
により論理積がとられる。
た回路図である。割込要因レジスタ１６は、第１図に示
したものと同じである。このレジスタの出力は、割込み
マスクレジスタ２２の出力と入ＮＤグー）１．８．１９
により論理積がとられる。
さらに入ＮＤゲート１８ 、１９の出力はＯＲゲート２
０により論理和がとられ信号線２１に割込み発生信号が
得られる。すなわち、割込要因レジスタ１６が１のたき
・それに対応する割怜み″クレジスタが１であると割込
みは発生する。
０により論理和がとられ信号線２１に割込み発生信号が
得られる。すなわち、割込要因レジスタ１６が１のたき
・それに対応する割怜み″クレジスタが１であると割込
みは発生する。
説明のため、第２図（Ｃ）のように割込み要因ラッチが
設定されている時、ＣＰＵＺ側の割込みマスクが１．Ｃ
ＰＵ１ｉＩｌの割込みマスクが０となったとする。この
時、ＣＰＵ２側は、割込みを受けつける。ＣＰＵ２は、
割込みを受け付けると割込み情報格納領域１７の内容か
ら、割込情報を取り出し、プログラムに対してその情報
を知らせるため主記憶装置（ＭＳ）に、その内容を格納
する。それと同時に、自ＣＰＵ内の割込み要因レジスタ
１６．および、割込み格納領域１７０割込み要因フラグ
をリセットする。その結果内部状態は、第４図（ａ）
Ｋ示すようになる。
設定されている時、ＣＰＵＺ側の割込みマスクが１．Ｃ
ＰＵ１ｉＩｌの割込みマスクが０となったとする。この
時、ＣＰＵ２側は、割込みを受けつける。ＣＰＵ２は、
割込みを受け付けると割込み情報格納領域１７の内容か
ら、割込情報を取り出し、プログラムに対してその情報
を知らせるため主記憶装置（ＭＳ）に、その内容を格納
する。それと同時に、自ＣＰＵ内の割込み要因レジスタ
１６．および、割込み格納領域１７０割込み要因フラグ
をリセットする。その結果内部状態は、第４図（ａ）
Ｋ示すようになる。
次に、ＣＰ、Ｕ１側の割込みマスクが１となるとＣＰＵ
１は、割込み処理を行うが、こんどは割込み情報格納エ
リアの割−込みフラグは、０となっており、すでに割込
み要因はないので、自ＣＰＵ内の割込み要因レジスタ１
５を０とし、割込みは発生させずに終了する。
１は、割込み処理を行うが、こんどは割込み情報格納エ
リアの割−込みフラグは、０となっており、すでに割込
み要因はないので、自ＣＰＵ内の割込み要因レジスタ１
５を０とし、割込みは発生させずに終了する。
以上説明したように、本実施例によればＣＰＵと外部装
置間のインタフェースを少なくし浮動割込みを実現する
ことができる。
置間のインタフェースを少なくし浮動割込みを実現する
ことができる。
以上に述ぺた構成であるから、本発明によれば次の如き
効果がある。
効果がある。
すなわち、ＣＰＵと外部装置の間のインタフェース信号
が、従来の装置に比べより少なく、浮動割込みを実現す
ることができる。
が、従来の装置に比べより少なく、浮動割込みを実現す
ることができる。
第１図は、本発明の一実施例を示すブロック図、第２図
は、木兄本発明の詳細な説明するための内部状態図、第
Ｓ図は、割込み要因レジスタの構成を示す回路図、第４
図は、本発明の詳細な説明するための内容状態図、第５
図は従来の浮動割込みを行う情報処理装置のブロック図
である。 ５．４・・・・・・外部装置、 ５〜８・・・・・・信号線、 ９・・・・・・記憶手段、 １０〜１４・・・・・・信号線、 １８．１９・・・・・・ＡＮＤゲート、２０・・・・・
・ＯＲゲート、 ２１・・・・・・信号線。
は、木兄本発明の詳細な説明するための内部状態図、第
Ｓ図は、割込み要因レジスタの構成を示す回路図、第４
図は、本発明の詳細な説明するための内容状態図、第５
図は従来の浮動割込みを行う情報処理装置のブロック図
である。 ５．４・・・・・・外部装置、 ５〜８・・・・・・信号線、 ９・・・・・・記憶手段、 １０〜１４・・・・・・信号線、 １８．１９・・・・・・ＡＮＤゲート、２０・・・・・
・ＯＲゲート、 ２１・・・・・・信号線。
Claims (1)
- １、複数の中央処理装置と、外部装置により構成され、
外部装置からの割込み要因を複数の中央処理装置のいず
れかが受け付けるような情報処理装置において、上記外
部装置は、割込み報告信号線により１つあるいは複数の
中央処理装置と接続され、上記複数の中央処理装置は互
いに、連絡を取り合うため信号線で接続され、さらに互
いにデータの受け渡しを行うため、それぞれの中央処理
装置が読み書き可能な記憶手段を有し、外部装置に割込
み要因が発生すると上記割込み報告信号線により中央処
理装置に、割込み要因が報告され、割込みを受けつけた
中央処理装置は、他の中央処理装置に上記信号線および
、記憶手段により割込み情報を伝えることにより、外部
装置が接続されていない中央処理装置においても上記外
部装置からの割込みを受け付けることを可能とすること
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26611684A JPS61145672A (ja) | 1984-12-19 | 1984-12-19 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26611684A JPS61145672A (ja) | 1984-12-19 | 1984-12-19 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61145672A true JPS61145672A (ja) | 1986-07-03 |
Family
ID=17426543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26611684A Pending JPS61145672A (ja) | 1984-12-19 | 1984-12-19 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145672A (ja) |
-
1984
- 1984-12-19 JP JP26611684A patent/JPS61145672A/ja active Pending
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