JPS5953929A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
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- JPS5953929A JPS5953929A JP16447782A JP16447782A JPS5953929A JP S5953929 A JPS5953929 A JP S5953929A JP 16447782 A JP16447782 A JP 16447782A JP 16447782 A JP16447782 A JP 16447782A JP S5953929 A JPS5953929 A JP S5953929A
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- Japan
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- transfer
- data
- data transfer
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
痰
本発明データ転送装置、特にデータ処理システムに於け
る記憶装置の成るアドレスから連続する領域へ書込み又
は読出しを行うデータ転送装置に関するものである、 〔従来技術〕 従来、プロセッサ装置からの指令によシ記憶装置の成る
アドレスから連続する領域に書込み、読出しを行うデー
タ転送装置に於いて、データ転送装置が記憶装置への１
回のアクセスで扱うデータ転送語数は、データ転送装置
と記憶＠置で接続されるバス幅の数倍秒度であシ、プロ
セッサ装置からの指令による転送語数を４に送するた袷
に６、膨大な記憶装置へのアクセスを縞返さ力くては々
らない。
る記憶装置の成るアドレスから連続する領域へ書込み又
は読出しを行うデータ転送装置に関するものである、 〔従来技術〕 従来、プロセッサ装置からの指令によシ記憶装置の成る
アドレスから連続する領域に書込み、読出しを行うデー
タ転送装置に於いて、データ転送装置が記憶装置への１
回のアクセスで扱うデータ転送語数は、データ転送装置
と記憶＠置で接続されるバス幅の数倍秒度であシ、プロ
セッサ装置からの指令による転送語数を４に送するた袷
に６、膨大な記憶装置へのアクセスを縞返さ力くては々
らない。
そのためにＨ［：憶駁、 ｆｆＩ′へアクセスする度毎
に、配慣、装置へアクセスする他装置との間で順位優先
選択がなされ、記憶装置へのアクセスが許可されると、
アドレスとデータのバスが異なる場合には、主記憶装置
からの読出しであればアドレス単独の転送を、主記憶装
置への書込みであればアドレスとデータの転送を行い、
−ｒドレスとデータが同一バスを使用する場合は、主記
憶装置からの読出しであればアドレス単独の転送を、聰
、込みであればアドレスを転送した後データを転送する
。
に、配慣、装置へアクセスする他装置との間で順位優先
選択がなされ、記憶装置へのアクセスが許可されると、
アドレスとデータのバスが異なる場合には、主記憶装置
からの読出しであればアドレス単独の転送を、主記憶装
置への書込みであればアドレスとデータの転送を行い、
−ｒドレスとデータが同一バスを使用する場合は、主記
憶装置からの読出しであればアドレス単独の転送を、聰
、込みであればアドレスを転送した後データを転送する
。
即ち、従来記憶装置へアクセスする度毎に他装置との待
合せが生じ、転送が許可されると、アドレスを転送する
事及びアドレス指定とデータバスが同一バスを使用して
いるデータ転送装置であわば、記憶装置へアクセスする
度毎にアドレスを転送した後にデータを転送することに
よる時間的な損失が大きいという欠点があった。
合せが生じ、転送が許可されると、アドレスを転送する
事及びアドレス指定とデータバスが同一バスを使用して
いるデータ転送装置であわば、記憶装置へアクセスする
度毎にアドレスを転送した後にデータを転送することに
よる時間的な損失が大きいという欠点があった。
本発明の目的はプロセッサからの指令により成るアト１
／スから連続する記ｔｒｉ装置内の伸域に対し書込み読
出しを行う場合、記憶装置へのアドレス転送回数を減じ
ること、即ち記憶装置とデータ転送との接続回数を減じ
ることにより上記欠点を除去し、記憶装置とデータ転送
装置とのインタフエ提供することにある。
／スから連続する記ｔｒｉ装置内の伸域に対し書込み読
出しを行う場合、記憶装置へのアドレス転送回数を減じ
ること、即ち記憶装置とデータ転送との接続回数を減じ
ることにより上記欠点を除去し、記憶装置とデータ転送
装置とのインタフエ提供することにある。
本発明は記憶装置の成るアドレスから連続する領域に対
し書込み読出しを行うデータ転送装慟に於いて、前記記
憶装置に対しプロセッサから指定された開始アドレス及
び転送語数又は前記開始アドレス及び下位装置からのデ
ータ転送終了条件検出までの転送語数を含む制御情報を
転送する手段と、前記制御情報の転送に引続き或いは、
同時に書込みデータを前記制御情報で指定した転送語数
だけ連続的に前記記憶装置へ転送する手段とを含んで構
成される。
し書込み読出しを行うデータ転送装慟に於いて、前記記
憶装置に対しプロセッサから指定された開始アドレス及
び転送語数又は前記開始アドレス及び下位装置からのデ
ータ転送終了条件検出までの転送語数を含む制御情報を
転送する手段と、前記制御情報の転送に引続き或いは、
同時に書込みデータを前記制御情報で指定した転送語数
だけ連続的に前記記憶装置へ転送する手段とを含んで構
成される。
次に本発明について図面を参照して詳細に説明する。第
１図は本発明の一実施例のブロック図で、（３）はシス
テム制御装置（２）を介して記憶装置（１）と周辺制御
装置（４）とに接続されるデータ転送装僧で、（３０１
）はＳＣＵインタフェース信号（２０２）を入力し、セ
レクタ・スイッチ（３０３）に出力するデータ転送開始
アドレス・レジスタ、（３０２）は前記８Ｃ（Ｊインタ
フェース信号（２０２）を入力し前記セレクタ・スイッ
チ（３０３）に出力するデータ転送語数レジスタＸ（３
０５）は前記８ＣＵインタフ工−ス信号（２０２）ＰＣ
Ｕインタフェース信号入力（３５８）及びＰＣＵインタ
フェース制御回路（３０７）からの信号を入力し前記セ
レクタ・スイッチ（３０３）に出力するデータバッファ
、（３０４：ｌ：前記ＰｃＵインタフェース制御回路（
３０７）からの信号を入力し前記セレクタ・スイッチ（
３０３）に出力するデータバッファカウンタ、（３０３
）は前記データ転送開始アドレス・レジスタ（３０１）
前記データ転送語数レジスタ（３０２）前記データバッ
ファ（３０５）前記データバッファカウンタ（３０４）
及びＭＥＭインタフェース制御回路（３０６）からの信
号を入力し８ＣＵインタフ工−ス信号（２０１）を出力
するセレクタ・スイッチ、（３０６）は前記８ＣＵイン
タフ工−ス信号（２０２）を入力しまた前記ＰＣＵイン
タフェース制御回路（３０７）からの信号を入力し前記
ＳＣＵインタフェース信号（２０１）を出力し、また前
記セレクタ・スイッチ（３０３）、前記ＰＣＵインタフ
ェース制御回路（３０７）へ出力するＭＥＭインタフェ
ース制御回路、（３０７）は前記ＭＥＭインタフェース
制御回路（３０６）からの信号と前記ＰＣＵインタフェ
ース信号（３５８）を入力し、前記データ・バッファ（
３０５） 、前記データ会バッファ・カウンタ（３０４
） 、前記ＭＥＭインタフェース制御回路（３０６）
、前記ＰＣＵインタフェース信号出力（３５９）へ出力
するＰＣＵインタフェース制御回路である。
１図は本発明の一実施例のブロック図で、（３）はシス
テム制御装置（２）を介して記憶装置（１）と周辺制御
装置（４）とに接続されるデータ転送装僧で、（３０１
）はＳＣＵインタフェース信号（２０２）を入力し、セ
レクタ・スイッチ（３０３）に出力するデータ転送開始
アドレス・レジスタ、（３０２）は前記８Ｃ（Ｊインタ
フェース信号（２０２）を入力し前記セレクタ・スイッ
チ（３０３）に出力するデータ転送語数レジスタＸ（３
０５）は前記８ＣＵインタフ工−ス信号（２０２）ＰＣ
Ｕインタフェース信号入力（３５８）及びＰＣＵインタ
フェース制御回路（３０７）からの信号を入力し前記セ
レクタ・スイッチ（３０３）に出力するデータバッファ
、（３０４：ｌ：前記ＰｃＵインタフェース制御回路（
３０７）からの信号を入力し前記セレクタ・スイッチ（
３０３）に出力するデータバッファカウンタ、（３０３
）は前記データ転送開始アドレス・レジスタ（３０１）
前記データ転送語数レジスタ（３０２）前記データバッ
ファ（３０５）前記データバッファカウンタ（３０４）
及びＭＥＭインタフェース制御回路（３０６）からの信
号を入力し８ＣＵインタフ工−ス信号（２０１）を出力
するセレクタ・スイッチ、（３０６）は前記８ＣＵイン
タフ工−ス信号（２０２）を入力しまた前記ＰＣＵイン
タフェース制御回路（３０７）からの信号を入力し前記
ＳＣＵインタフェース信号（２０１）を出力し、また前
記セレクタ・スイッチ（３０３）、前記ＰＣＵインタフ
ェース制御回路（３０７）へ出力するＭＥＭインタフェ
ース制御回路、（３０７）は前記ＭＥＭインタフェース
制御回路（３０６）からの信号と前記ＰＣＵインタフェ
ース信号（３５８）を入力し、前記データ・バッファ（
３０５） 、前記データ会バッファ・カウンタ（３０４
） 、前記ＭＥＭインタフェース制御回路（３０６）
、前記ＰＣＵインタフェース信号出力（３５９）へ出力
するＰＣＵインタフェース制御回路である。
次に本実施例の動作を説明する。プロセッサ装置はデー
タ転送開始アドレス、データ転送語数等の制御情報を前
記記憶装置（１）を介して前記データ転送装置（３）へ
知らせる。前記データ転送装置（３）は前記８ＣＵイン
タフ工−ス信号（２０２）を介して前記データ転送開始
アドレスを前記データ転送開始アドレス倦レジスタ（３
０１）へ、前記データ転送語数を前記データ転送語数レ
ジスタ（３０２）へ各々取込み転送を開始する。前記デ
ータ転送装置（３）が前記周辺制御装置（４）へのＷＲ
ＩＴＥ 転送であれば、前記データ転送開始アドレス
・レジスタ（３０１）の内容と前記データ転送語数レジ
スタ（３０２）の内容を前記セレクタ串スイッチ（３０
３）を介して前記ＭＥＭインタフェース制御回路（３０
６）の制御の下に、前記ＳＣＵインタフェース信号（２
０１）として出力し前記記憶装置（１）へＲＥＡＤ命令
を送出する。
タ転送開始アドレス、データ転送語数等の制御情報を前
記記憶装置（１）を介して前記データ転送装置（３）へ
知らせる。前記データ転送装置（３）は前記８ＣＵイン
タフ工−ス信号（２０２）を介して前記データ転送開始
アドレスを前記データ転送開始アドレス倦レジスタ（３
０１）へ、前記データ転送語数を前記データ転送語数レ
ジスタ（３０２）へ各々取込み転送を開始する。前記デ
ータ転送装置（３）が前記周辺制御装置（４）へのＷＲ
ＩＴＥ 転送であれば、前記データ転送開始アドレス
・レジスタ（３０１）の内容と前記データ転送語数レジ
スタ（３０２）の内容を前記セレクタ串スイッチ（３０
３）を介して前記ＭＥＭインタフェース制御回路（３０
６）の制御の下に、前記ＳＣＵインタフェース信号（２
０１）として出力し前記記憶装置（１）へＲＥＡＤ命令
を送出する。
前記記憶装置（１）は前記データ転送装置（３）から転
送されて来た前記記憶装置（１）ＲＥＡＤ命令を解読し
、前記データ転送開始アドレスで指定されるアドレスよ
υ前記データ転送語数で指定される語数を読出し、前記
データ転送装置（３）へ転送する。
送されて来た前記記憶装置（１）ＲＥＡＤ命令を解読し
、前記データ転送開始アドレスで指定されるアドレスよ
υ前記データ転送語数で指定される語数を読出し、前記
データ転送装置（３）へ転送する。
前記データ転送装置（３）は前記データを前記ＳＣＵイ
ンタフェース信号（２０２）を介して、前記データバッ
ファ（３０５）へ取込み、前記周辺制御装置（４）へ前
記読出したデータを前記ＰＣＵインタフェース信号（３
５９）を介し、前記ＰＣＵインタフェース制御回路（３
０７）の制御の下にデータを転送する。
ンタフェース信号（２０２）を介して、前記データバッ
ファ（３０５）へ取込み、前記周辺制御装置（４）へ前
記読出したデータを前記ＰＣＵインタフェース信号（３
５９）を介し、前記ＰＣＵインタフェース制御回路（３
０７）の制御の下にデータを転送する。
前記データ転送装置（３）は前記周辺制御装置（４）か
らのＲＥＡＤ転送であれば、前記制御装置（４）から転
送されて来たデータを前記ＰＣＵインタフェース制御回
路（３０７）の制御の下に前記データバッファ（３０５
）に取込む。
らのＲＥＡＤ転送であれば、前記制御装置（４）から転
送されて来たデータを前記ＰＣＵインタフェース制御回
路（３０７）の制御の下に前記データバッファ（３０５
）に取込む。
前記データバッファカウンタ（３０４）は前記周辺制御
装置（４）から転送されて来るデータ数を前記ＰＣＵイ
ンタフェース制御回路（３０７）の制御の下に作用的に
引数する。
装置（４）から転送されて来るデータ数を前記ＰＣＵイ
ンタフェース制御回路（３０７）の制御の下に作用的に
引数する。
前記データ転送語数レジスタ（３０２）と前記データバ
ッファカウンタ（３０４）の内容が一致した時、前記デ
ータ転送開始アドレス・レジスタ（３０１）の内容と前
記データ転送語数レジスタ（３０２）の内容を前記セレ
クタ・スイッチ（３０３）を介して８ＣＵインタフ工−
ス信号（２０１）として出力し、前記記憶装置（１）へ
ＷＲＩＴＥ命令を送出し、前記ＷＲＩＴＥ命令に引続き
前記データバッファ（３０５）の内容を前記ＰＣＵイン
タフェース制御回路（３０７）及びＭＥＭインタフェー
ス制御回路（３０６）の制御の下に前記セレクタ・スイ
ッチ（３０３）を介し、前記ＳＣＵインタフェース信号
（２０１）として出力し、前記記憶装置（１）へＷＲＩ
ＴＥデータを前記データ転送語数レジスタ（３０２）で
示される語数分を連続転送する。
ッファカウンタ（３０４）の内容が一致した時、前記デ
ータ転送開始アドレス・レジスタ（３０１）の内容と前
記データ転送語数レジスタ（３０２）の内容を前記セレ
クタ・スイッチ（３０３）を介して８ＣＵインタフ工−
ス信号（２０１）として出力し、前記記憶装置（１）へ
ＷＲＩＴＥ命令を送出し、前記ＷＲＩＴＥ命令に引続き
前記データバッファ（３０５）の内容を前記ＰＣＵイン
タフェース制御回路（３０７）及びＭＥＭインタフェー
ス制御回路（３０６）の制御の下に前記セレクタ・スイ
ッチ（３０３）を介し、前記ＳＣＵインタフェース信号
（２０１）として出力し、前記記憶装置（１）へＷＲＩ
ＴＥデータを前記データ転送語数レジスタ（３０２）で
示される語数分を連続転送する。
又、前記周辺制御装置（４）からのＲＥＡＤ転送の時、
前記周辺制御装置（４）からの強制終了の場合は、前記
データ転送語数レジスタ（３０２）の代シに前記データ
バッファカウンタ（３０４）の内容を下に、前記記憶装
置（１）へのＷＲＩＴＥ命令として及び、ＷＲＩＴＥデ
ータの送出語数として用いることを除いて前記データ転
送語数レジスタ（３０２）と前記データバッファカウン
タ（３０４）の内容が一致した時と同様な動作を行う。
前記周辺制御装置（４）からの強制終了の場合は、前記
データ転送語数レジスタ（３０２）の代シに前記データ
バッファカウンタ（３０４）の内容を下に、前記記憶装
置（１）へのＷＲＩＴＥ命令として及び、ＷＲＩＴＥデ
ータの送出語数として用いることを除いて前記データ転
送語数レジスタ（３０２）と前記データバッファカウン
タ（３０４）の内容が一致した時と同様な動作を行う。
本発明には以上説明したように、記憶装置へのアドレス
の転送回数及び記憶装置とデータ転送装置との接続回数
を減じる事により、時間的な損失をなくシ、記憶装置の
使用効率の向上を促し、データ転送装置と記憶装置間イ
ンタフェースがビットシリアル転送となる場合に対して
も高能率データ転送を提供できるという効果がある。
の転送回数及び記憶装置とデータ転送装置との接続回数
を減じる事により、時間的な損失をなくシ、記憶装置の
使用効率の向上を促し、データ転送装置と記憶装置間イ
ンタフェースがビットシリアル転送となる場合に対して
も高能率データ転送を提供できるという効果がある。
第１図は本発明の１実施例のブロツク図である。
１・・・・・・記憶装置、２・・・・・・システム制御
装置、３・・・・・・データ転送装置、４・・・・・・
周辺制御装置、１０１゜１０２・・・・・・ＭＥＭイン
タフェース信号、２０１゜２０２・・・・・・８ＣＵイ
ンタフ工−ス信号、３０１・・・・・・データ転送開始
アドレス・レジスタ、３０２・・・・・・データ転送語
数レジスタ、３０３・・・・・・セレクタ・スイッチ、
３０４・・・・・・データ・バッファ・カウンタ、３０
５・・・・・・データ噛ハソファ、３０６・・・・・・
ＭＥＭインタフェ〜ス制御回路、３０７・・・・・・Ｐ
ＣＵインタフェース制御回路、３５８，３５９・・・・
・・ＰＣｔＪインタフェース信号。
装置、３・・・・・・データ転送装置、４・・・・・・
周辺制御装置、１０１゜１０２・・・・・・ＭＥＭイン
タフェース信号、２０１゜２０２・・・・・・８ＣＵイ
ンタフ工−ス信号、３０１・・・・・・データ転送開始
アドレス・レジスタ、３０２・・・・・・データ転送語
数レジスタ、３０３・・・・・・セレクタ・スイッチ、
３０４・・・・・・データ・バッファ・カウンタ、３０
５・・・・・・データ噛ハソファ、３０６・・・・・・
ＭＥＭインタフェ〜ス制御回路、３０７・・・・・・Ｐ
ＣＵインタフェース制御回路、３５８，３５９・・・・
・・ＰＣｔＪインタフェース信号。
Claims (1)
- 記憶装置の成るアドレスから連続する領域に対し書込み
又は読出しを行うデータ転送装置に於いて、前記記憶装
置に対し、プロセッサから指定された開始アドレス及び
転送語数又は、前記開始アドレス及び下位装置からのデ
ータ転送終了条件検出までの転送語数を含む制御情報を
転送する手段と、前記制御情報の転送に引続き或いは、
同時に書込みデータを前記制御情報で指定した転送語数
だけ連続的に前記記憶装置へ転送する手段とを含むこと
を特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16447782A JPS5953929A (ja) | 1982-09-21 | 1982-09-21 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16447782A JPS5953929A (ja) | 1982-09-21 | 1982-09-21 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5953929A true JPS5953929A (ja) | 1984-03-28 |
Family
ID=15793914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16447782A Pending JPS5953929A (ja) | 1982-09-21 | 1982-09-21 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953929A (ja) |
-
1982
- 1982-09-21 JP JP16447782A patent/JPS5953929A/ja active Pending
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