JPS6115140A - パタ−ン作成方法 - Google Patents
パタ−ン作成方法Info
- Publication number
- JPS6115140A JPS6115140A JP59135203A JP13520384A JPS6115140A JP S6115140 A JPS6115140 A JP S6115140A JP 59135203 A JP59135203 A JP 59135203A JP 13520384 A JP13520384 A JP 13520384A JP S6115140 A JPS6115140 A JP S6115140A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- mask
- wafer
- etching
- creation method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は磁気バブルメモリ素子等のパターン作成方法に
関するものである。
関するものである。
技術の背景
以下、磁気バブルメモリ素子に例をとり説明する。近時
、磁気バブルメモリ素子はその高密度化が進むにつれて
情報蓄積部ではバブル転送用パターンが小型化し、４メ
ガピツトチツプでは１周期が４μｍ程度になって来てい
る。一方スワップゲート、レプリケートゲート、ジェネ
レータ等の機能部ではコンダクタパターンとの位置合わ
せ精度を考慮して例えば１６μｍ周期のような大きなパ
ターンを用いている。このように１つのチップ内に大き
さの異なる転送パターンを用いると、パターンの大きさ
によシバプル駆動力に相違があるため特性上問題が生ず
る。これを改善するため大きなパターン部には厚いスペ
ーサを用い、小さなパターン部には薄いスペーサを用い
て駆動力の差を調整するようにしたデュアルスペーサ方
式が開発されている。
、磁気バブルメモリ素子はその高密度化が進むにつれて
情報蓄積部ではバブル転送用パターンが小型化し、４メ
ガピツトチツプでは１周期が４μｍ程度になって来てい
る。一方スワップゲート、レプリケートゲート、ジェネ
レータ等の機能部ではコンダクタパターンとの位置合わ
せ精度を考慮して例えば１６μｍ周期のような大きなパ
ターンを用いている。このように１つのチップ内に大き
さの異なる転送パターンを用いると、パターンの大きさ
によシバプル駆動力に相違があるため特性上問題が生ず
る。これを改善するため大きなパターン部には厚いスペ
ーサを用い、小さなパターン部には薄いスペーサを用い
て駆動力の差を調整するようにしたデュアルスペーサ方
式が開発されている。
従来技術と問題点
第６図は従来のデュアルスペーサ方式を説明するための
図である。この方式は、バブル用結晶２０上Ｋ ５ｉｎ
２層２１をスパッタにより形成し、その上にＡｕの機能
ゲート制御用導体パターン２２を作成し、その導体パタ
ーンの段差を平坦化する目的でＰＯＬＳ樹脂２３を塗布
・熱硬化したのち、情報蓄積部の領域ａのＰＯＬＳ樹脂
及びｓｉｏ。
図である。この方式は、バブル用結晶２０上Ｋ ５ｉｎ
２層２１をスパッタにより形成し、その上にＡｕの機能
ゲート制御用導体パターン２２を作成し、その導体パタ
ーンの段差を平坦化する目的でＰＯＬＳ樹脂２３を塗布
・熱硬化したのち、情報蓄積部の領域ａのＰＯＬＳ樹脂
及びｓｉｏ。
をエツチングしてバブル用結晶２０の表面を露出させ、
次いで全面にｓｉｏ、層２４を形成し、その上にパーマ
ロイ等の軟磁性材料を蒸着した後、そのパーマロイ層を
ホトリソグラフィ法及びイオンエツチング法を用いてバ
ブル転送用パターン２５゜２６を形成するのである。と
ころが上記製造工程においてｓｉｏ、層２１とＰＯＬＳ
樹脂層２３をエツチングした段差部分２７の角度θが９
００近く急峻であると、その後のｓｉｏ、層２４にもそ
の急峻さが残る。そのためパーマロイ層をエツチングす
るときに段差部分にエツチング残シが生ずる。このエツ
チング残シを防止するため、従来は投影型露光装置を用
いてレジストに露光する場合、ウェーハとレンズとの距
離をディフォーカスにしてレジストパターンのエツジを
ダレす方法がとられていた。しかしこの場合は、ダレに
対する再現性の問題が起っていた。第７図はフォーカス
とパターン寸法の関係を示したものであるが、矢印で示
すベストフォーカス以外の点ではフォーカス値に対する
パターン幅の変動が大きいことが分る。これが再現性を
得に＜＜シている理由である。
次いで全面にｓｉｏ、層２４を形成し、その上にパーマ
ロイ等の軟磁性材料を蒸着した後、そのパーマロイ層を
ホトリソグラフィ法及びイオンエツチング法を用いてバ
ブル転送用パターン２５゜２６を形成するのである。と
ころが上記製造工程においてｓｉｏ、層２１とＰＯＬＳ
樹脂層２３をエツチングした段差部分２７の角度θが９
００近く急峻であると、その後のｓｉｏ、層２４にもそ
の急峻さが残る。そのためパーマロイ層をエツチングす
るときに段差部分にエツチング残シが生ずる。このエツ
チング残シを防止するため、従来は投影型露光装置を用
いてレジストに露光する場合、ウェーハとレンズとの距
離をディフォーカスにしてレジストパターンのエツジを
ダレす方法がとられていた。しかしこの場合は、ダレに
対する再現性の問題が起っていた。第７図はフォーカス
とパターン寸法の関係を示したものであるが、矢印で示
すベストフォーカス以外の点ではフォーカス値に対する
パターン幅の変動が大きいことが分る。これが再現性を
得に＜＜シている理由である。
発明の目的
本発明は上記従来の問題点に鑑み、パターンエツジの角
度を緩くシ、且つその再現性が良好なパターン形成方法
を提供することを目的とするものである。
度を緩くシ、且つその再現性が良好なパターン形成方法
を提供することを目的とするものである。
発明の構成
そしてこの目的は本発明によれば、ホ） ＩＪソグラフ
ィ法によ）マスクパターンをウェーハ上の感光物質に転
写したのちエツチングしてパターンを作成するパターン
作成方法において、マスクとウェーハの相対位置を数μ
ｍずらし２度露光してマスクパターンを感光物質に転写
し、次いで該感光物質をマスクとしてウエーノ・上の薄
膜をエツチングすることを性徴とするパターン作成方法
を提供することによって達成される。
ィ法によ）マスクパターンをウェーハ上の感光物質に転
写したのちエツチングしてパターンを作成するパターン
作成方法において、マスクとウェーハの相対位置を数μ
ｍずらし２度露光してマスクパターンを感光物質に転写
し、次いで該感光物質をマスクとしてウエーノ・上の薄
膜をエツチングすることを性徴とするパターン作成方法
を提供することによって達成される。
発明の実施例
以下、本発明実施例を図面によって詳述する。
第１図は本発明によるパターン作成方法の原理を説明す
るだめの図であり、ａは通常の露光を行なった場合のレ
ジスト内の位置と露光ギ・を示したもの、ｂは本発明に
よる露光を行なった場合のレジスト内の位置と、露光量
の関係を示したものである。
るだめの図であり、ａは通常の露光を行なった場合のレ
ジスト内の位置と露光ギ・を示したもの、ｂは本発明に
よる露光を行なった場合のレジスト内の位置と、露光量
の関係を示したものである。
ａ図において、レジスト内位置Ｏはマスクパターンのエ
ツジに相当する位置であり、露光ｆ；１は０．５ （５
０％）となる。露光量はレンズの性能によりレジスト内
でダした分布を持つ。ｂ図に示す本発明の場合はＡ、Ｂ
２回の露光を行ない、各露光の露光分を従来の棒とし、
またマスクパターンを１μｍずらして行なったものであ
る。この場合Ａ十Ｂで表わされる露光分布をレジスト内
に生じこれがレジストパターンのダレとなる。
ツジに相当する位置であり、露光ｆ；１は０．５ （５
０％）となる。露光量はレンズの性能によりレジスト内
でダした分布を持つ。ｂ図に示す本発明の場合はＡ、Ｂ
２回の露光を行ない、各露光の露光分を従来の棒とし、
またマスクパターンを１μｍずらして行なったものであ
る。この場合Ａ十Ｂで表わされる露光分布をレジスト内
に生じこれがレジストパターンのダレとなる。
第２図は本発明によるパターン作成方法の実施例を説明
するための図であり、ａＶｉマスクパターンをＸ、Ｙ方
向に等しくずらした場合、ｂはＸ方向にだけずらした場
合である。
するための図であり、ａＶｉマスクパターンをＸ、Ｙ方
向に等しくずらした場合、ｂはＸ方向にだけずらした場
合である。
同図において、Ａは１回目の露光、Ｂはマスクパターン
をずらして露光した２回目の露光を示したものでハツチ
ングを施した部分がダレを生ずる部分である。従ってａ
図においては２点、ｂ図においては２直線にダレの少な
い部分を生じている。
をずらして露光した２回目の露光を示したものでハツチ
ングを施した部分がダレを生ずる部分である。従ってａ
図においては２点、ｂ図においては２直線にダレの少な
い部分を生じている。
第３図は本発明を磁気バブルメモリのデュアルスペーサ
方式の段差部に応用した例を示した図であシ、ａはホト
レジストパターン作成後、ｂは５ｉｎ２．ＰＯＬＳ層の
エツチング後の状態をそれぞれ示す。
方式の段差部に応用した例を示した図であシ、ａはホト
レジストパターン作成後、ｂは５ｉｎ２．ＰＯＬＳ層の
エツチング後の状態をそれぞれ示す。
同図において、１はバブル用結晶、２はＳｉＯ２層、３
は導体パターン、４はＰＯＬＳ樹脂層、５はホトレジス
トをそれぞれ示す。
は導体パターン、４はＰＯＬＳ樹脂層、５はホトレジス
トをそれぞれ示す。
本応用例は第３図ａに示す様にＳ ｉＯ，層２、導体パ
ターン３作成、ＰＯＬＳ樹脂４塗布後、情報蓄積領域６
（４μｍ周期パターン部）の５ＩＯ２層２とＰＯＬＳ樹
脂層４をエツチング除去するためホトレジスト５を塗布
し、本発明方法を用いてパターニングし傾斜したエツジ
部７を得る。このパターニングしたホトレジスト５をマ
スクとしてＳｉｏ！層２及びＰＯＬＳ樹脂層４をドライ
エツチングすればｂ図の如くホトレジスト５のエツジ部
の角度に対応した角度θでｓｉｏ、層２及びＰＯＬＳ樹
脂層４の段差部８が得られる。この場合ホトレジスト５
のエツジのテーパ角θと２回露光のマスクパターンのず
らし量ｄとの関係は第４図に示す如くＫなる。デュアル
スペーサ方式部８の角度θは６５°以下が特性上好まし
いことが分っており、これよりｄは１．０μｍ以上が良
いことが分る。
ターン３作成、ＰＯＬＳ樹脂４塗布後、情報蓄積領域６
（４μｍ周期パターン部）の５ＩＯ２層２とＰＯＬＳ樹
脂層４をエツチング除去するためホトレジスト５を塗布
し、本発明方法を用いてパターニングし傾斜したエツジ
部７を得る。このパターニングしたホトレジスト５をマ
スクとしてＳｉｏ！層２及びＰＯＬＳ樹脂層４をドライ
エツチングすればｂ図の如くホトレジスト５のエツジ部
の角度に対応した角度θでｓｉｏ、層２及びＰＯＬＳ樹
脂層４の段差部８が得られる。この場合ホトレジスト５
のエツジのテーパ角θと２回露光のマスクパターンのず
らし量ｄとの関係は第４図に示す如くＫなる。デュアル
スペーサ方式部８の角度θは６５°以下が特性上好まし
いことが分っており、これよりｄは１．０μｍ以上が良
いことが分る。
また本発明は導体パターンの作成にも適用可能である。
即ち、第５図に示すようにパーマロイパターン１０が横
切る導体パターン１１のエッヂに傾斜（ハツチングを付
して示した部分）を付はパーマロイパターン１０に生ず
る段差を緩和することも可能である。
切る導体パターン１１のエッヂに傾斜（ハツチングを付
して示した部分）を付はパーマロイパターン１０に生ず
る段差を緩和することも可能である。
発明の効果
以上、詳細に説明したように本発明のパターン形成方法
はホトレジストに対しマスクパターンをずらして２度露
光することにより、レジストのパターンエツジ部の角度
を酸クシ１、そのレジストをマスクとして薄膜をエツチ
ングした場合の薄膜パターンのエツジ部の角度を緩くす
ることを再現性良く実現することができるといった効果
大なるものである。
はホトレジストに対しマスクパターンをずらして２度露
光することにより、レジストのパターンエツジ部の角度
を酸クシ１、そのレジストをマスクとして薄膜をエツチ
ングした場合の薄膜パターンのエツジ部の角度を緩くす
ることを再現性良く実現することができるといった効果
大なるものである。
第１図は本発明によるパターン作成方法の原理を説明す
るための図、第２図は本発明によるパターン作成方法の
実施例を説明するための図、第３図は本発明によるパタ
ーン作成方法の応用例としてデュアルスペーサ方式の磁
気バブルメモリを説明するだめの図、第４図はマスクパ
ターンのずらし量とホトレジストのパターンエツジのテ
ーパ角との関係を示した図、第５図は本発明のパターン
作成方法を導体パターンに応用した例を説明するだめの
図、第６図は従来のデュアルスペーサ方式の磁気バブル
メモリを説明するための図、第７図はフォーカスとパタ
ーン寸法の関係を示した図である。 図面において、１はバブル用結晶、２はｓｉｏ。 層、３け導体パターン、４はＰＯＬＳ樹脂層、５はホト
レジスト、６は情報蓄積領域、７，８はエツジ部をそれ
ぞれ示す。
るための図、第２図は本発明によるパターン作成方法の
実施例を説明するための図、第３図は本発明によるパタ
ーン作成方法の応用例としてデュアルスペーサ方式の磁
気バブルメモリを説明するだめの図、第４図はマスクパ
ターンのずらし量とホトレジストのパターンエツジのテ
ーパ角との関係を示した図、第５図は本発明のパターン
作成方法を導体パターンに応用した例を説明するだめの
図、第６図は従来のデュアルスペーサ方式の磁気バブル
メモリを説明するための図、第７図はフォーカスとパタ
ーン寸法の関係を示した図である。 図面において、１はバブル用結晶、２はｓｉｏ。 層、３け導体パターン、４はＰＯＬＳ樹脂層、５はホト
レジスト、６は情報蓄積領域、７，８はエツジ部をそれ
ぞれ示す。
Claims (1)
- 【特許請求の範囲】 １、ホトリソグラフィ法によりマスクパターンをウェー
ハ上の感光物質に転写したのちエッチングしてパターン
を作成するパターン作成方法において、マスクとウェー
ハの相対位置をずらして２度露光してマスクパターンを
感光物質に転写し、該感光物質をマスクとしてウェーハ
上の薄膜をエッチングすることを特徴とするパターン作
成方法。 ２、上記マスクパターンの露光に投影型ステッパー方式
を用いることを特徴とする特許請求の範囲第１項記載の
パターン作成方法。 ３、上記マスクとウェーハとの相対位置のずらし量がＸ
方向とＹ方向とで異なることを特徴とする特許請求の範
囲第１項記載のパターン作成方法。 ４、上記薄膜のエッチングはイオンエッチングあるいは
プラズマエッチング等のドライエッチング法を用いるこ
とを特徴とする特許請求の範囲第１項記載のパターン作
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135203A JPS6115140A (ja) | 1984-07-02 | 1984-07-02 | パタ−ン作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135203A JPS6115140A (ja) | 1984-07-02 | 1984-07-02 | パタ−ン作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115140A true JPS6115140A (ja) | 1986-01-23 |
| JPH0526182B2 JPH0526182B2 (ja) | 1993-04-15 |
Family
ID=15146260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135203A Granted JPS6115140A (ja) | 1984-07-02 | 1984-07-02 | パタ−ン作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350272A (ja) * | 1991-01-31 | 1992-12-04 | Kajima Corp | 竪型地下駐車場 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429976A (en) * | 1977-08-10 | 1979-03-06 | Nec Home Electronics Ltd | Manufacture of semiconductor device |
| JPS5968737A (ja) * | 1982-10-13 | 1984-04-18 | Tokyo Ohka Kogyo Co Ltd | ポジ型及びネガ型パタ−ンの同時形成方法 |
-
1984
- 1984-07-02 JP JP59135203A patent/JPS6115140A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429976A (en) * | 1977-08-10 | 1979-03-06 | Nec Home Electronics Ltd | Manufacture of semiconductor device |
| JPS5968737A (ja) * | 1982-10-13 | 1984-04-18 | Tokyo Ohka Kogyo Co Ltd | ポジ型及びネガ型パタ−ンの同時形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350272A (ja) * | 1991-01-31 | 1992-12-04 | Kajima Corp | 竪型地下駐車場 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526182B2 (ja) | 1993-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |