JPS61152174A

JPS61152174A - ディジタル等化回路

Info

Publication number: JPS61152174A
Application number: JP59273267A
Authority: JP
Inventors: Hiroshi Matsue; 寛史松江; Hiroyuki Iga; 伊賀　弘幸; Junzo Murakami; 村上　純造
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-12-26
Filing date: 1984-12-26
Publication date: 1986-07-10
Anticipated expiration: 2010-11-13
Also published as: JPH07105904B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、テレビジ冒ンゴーストを自動的に除去する為
のゴースト除去装置に係わり、特にゴースト除去をディ
ジタル的に行うディジタル化ゴースト除去装置に関する
。

〔発明の技術的背景〕

等化回路を用いて自動的且つディジタル的にテレビジ璽
ンゴーストを除去する装置は、従来から知られている。

その例を第３図に示す。

この構成と動作の詳細は、文献１（村上ほか「ディジタ
ル化ゴースト自動消去装置」電子通信学会技術研究報告
ＥＭＣＪ７８−３７．１９７８年１１月）に記されてい
るが、その概略を以下に示す。この装置は全てディジタ
ル化されており、ゴーストを含んだディジタルビデオ信
号が、入力端子１を経て等化回路２に入力される。この
等化回路２は、第４図に示されるように、Ｎ十Ｍ個の単
位遅延素子２０１（遅延時間Ｔ　（ｓｅｃｔ）とＮ＋Ｍ
＋１個のタップ係数器２０２（ディジタル掛算器）と各
タップ係数器の出力を加え合わせる加算器２０３とタッ
プ利得メモリ２０４とから構成されている。このタップ
係数器のタップ係数（Ｃ−Ｍ−ＣＮ）　　は、制御回路
３によりて適当な値に設定され、ゴーストの除去された
ディジタルビデオ信号が、出力端子５に出力される。

ゴーストを除去するための基準信号は、第５図に示す垂
直同期信号後縁部（、）の微分波形（ｂ）であり、ゴー
スト検出回路３２は、この微分演算（差分演算で代用可
）を行い、垂直同期信号後縁部の立ち下がり部分に対応
するピークを時間基準０とし、この時間基準以後の各ピ
ークｄｉを検出する。

この微分値ｄｉの符号が、遅延時間ｉＴを有する残留ゴ
ーストの正・負に対応する。従って、タップ利得修正回
路３１は、この微分値ｄ１を用い、次式に従って各タッ
プ利得を逐次修正する。

ＣＩ、ｎｅｗ＝ｃｌ、ｏｌｄ−６４ｆｎｄＩ　（１＝−
１ｄ〜Ｎ、　ｔ４ｏ）＋＋＋＋＋（２）ここで、Ｃｉ、
　ｏｌｄは修正前のタップ利得、Ｃ４，ｎｅｗは修正後
のタップ利得、Δは正の微小な修正係数であり、（２）
式はＺｅｒｏ　Ｆｏｒｃｉｎｇ法として、広く知られて
いる。尚、中心タップ係数６はＣｏ〒１　　　　　　　　　　　　　　　　　　　　　
　川・・・（３）Ｋ固定されている。垂直同期信号が到
来する毎ｔ”７０秒）に、この逐次修正を行うことによ
って、ゴーストが除去される。シーケンスコントローラ
４は、上述の制御回路３のシーケンスを制御するもので
ありて、例えばＲＯＭを用いて構成できる。

尚、固定遅延回路の組み合せとトランスバーサルフィル
タによりゴーストを消去する装置も知られているｌ開昭
５６−１５８５７９）。

〔背景技術の問題点〕

しかしながら、上述のような従来のディジタル化ゴース
ト除去装置では、充分なゴースト除去を行う為には非常
に多くの係数器（掛算器）を必要とし、それらの係数器
に用いる汎用ディジタル掛算器が高価でありしかもその
規模が大きい（１つの掛算器が１つのＩＣ）こと等から
、実用的なゴースト除去装置が得られなかった。一方、
ｃｃＤを用いたアナログ等化回路は、ゴースト除去装置
として実用化されてはいるものの消え残りとＳ／Ｎの点
で問題があった。

上記問題をもう少し具体的に述べると、近年急速な進歩
を逐げているディジタルＩＣ技術を用いても、１つのＩ
ＣＥは、多くても１０個程度の掛算器しか集積できない
。なぜなら、ゴースト除去用トランスバーサルフィルタ
の係数器としては、８ｂｉｔ　Ｘ　８ｂｉｔの掛算器が
必要であり、最新の技術レベルでは、１６ｂｉｔ　Ｘ　
１６ｂｉｔ　ＯＣＭＯ８掛算器が３．５ｍＸ５．０−で
ある（文献２　：　Ｙｏｓｈｌｏ　Ｋａｊげ人４５ｎｓ
　１６　Ｘ　１００ＭＯ８ＭｕｌｔｌｐＨｓｒ″ｌ８Ｓ
ＣＣ８４ＷＰＭ８．１）ことから、実用的なチップの大
きさ７ｍＸ７ｍのＩＣチップ上には、８ｂｌ會Ｘ８ｂｉ
ｔのｃＭｂｓ掛算器は、−ユと二・」互・１１″３９，
３　　　　・・・・・・（４）３．５Ｘ５　　　　　８
　　　　８より、約９個集積可能であるからである。

Ｎタップのトランスバーサルフィルタの除去できるゴー
ストの遅延範囲はＮＴ（Ｔはサンプリング周期、Ｔ＝込
ｆｓｃ、−１，、（ｆｓｃ（カラーサブギヤリア周波数
”：：３．５８　ＭＨｚ　）　）であるから、Ｎ　＝　１０．　Ｔ　＝　７０ｎｓ　〜１
００ｎｓとすると、Ｎ　Ｔ　＝　０．７　μｓ　〜１　
／Ｊ　　　　　　　　　　　　−・・（５）となり、こ
れだけでは、ゴースト除去用トランスバーサルフィルタ
としては、不充分でありた。従って、すでに実用化され
たゴースト除去装置に用いられた等化回路は、文献３（
村上ほか「ゴーストクリーンシステム」東芝しビエーｍ
　１．３８　Ｎｕ　７昭和５８年６月）にあるように、
ＣＣＤ　（Ｃｈａｒｇｅ咳Ｃｏ卑ｐｌｅｄ　Ｄｅｖｉｃｅ　）　　）う／スパーサ
ルフィルタを用いたものでめった。しかし、これはアナ
ログ信号処理デバイスであるために、特に係数器（掛算
器）の線形性と総合８７Ｎが不十分でありた。この欠点
は、ゴースト除去装置として見たときに、画面上のゴー
ストの消え残りの増大と、Ｓ／Ｎの低下につながりてい
た。

又、上記特開昭５６−１５８５７９の技術でもた。

〔発明の目的〕

本発明は、上述のような問題点に鑑みてなされたもので
、多数の係数器等を必要とせず、したがってコスト、ハ
ードウェア置から覗実用に耐え得るゴースト除去性能も
充分なディジタル化ゴースト除去装置及びこの装置に必
要・不可欠のディジタル等化回路を提供することを目的
とする。

〔発明の概要〕

本発明は、多数のタップを有するトランスバーサルフィ
ルタにおいても実際にゴースト除去の為に利得等を変え
る必要のあるタップは少なくてよく、他は実信号とゴー
スト信号の時間を合わせる為に必要であるにすぎない点
に着目してなされた。

調整し、入力加重形のディジタルトランスバーサルフィ
ルタにより、実際にゴースト除去を行う。

複数個のゴーストがある場合には、上記可変遅延回路と
ディジタルトランスバーサルフィルタを主要構成要素と
し、更にメモリ及び加算器を有するディジタル等化回路
を複数個用いてゴースト除去を行う。

本願における第１の発明は、入力加重形のディジタルト
ランスバーサルフィルタを用い、上記構成を有するディ
ジタル等化回路である。

又、第２の発明はこのディジタル等化回路を用い、他に
ゴーストを含むテレビジョン信号を第１の入力としこの
入力から第２の入力を差し引く信号を出力とする減算器
を有し、この減算器の出力を初段のディジタル等化回路
の第１の入力端子への入力とし順次前段の第１の出力端
子の出力を後段のディジタル等化回路の第１の入力端子
への入力とするかあるいは上記減算器の出力を並列に各
々のディジタル等化回路の第１の入力端子への入力とし
、後段の第２の出力端子の出力を順次前段の第２の入力
端子への入力とし初段の第２の出力端子の出力を減算器
の第２の入力となるよりに構成したものである。

〔発明の効果〕

本発明では、可変遅延回路を有しこれにより適切に入力
信号の時間を変えゴースト信号と合わせているので、デ
ィジタルトランスバーサルフィルタのタップ数は少なく
て済むディジタル等化回路が得られる。

しかも本発明のゴースト除去装置は、上記ディジタル等
化回路を用いて構成しているので、全体としでもタップ
数は少なくて済みコスト的に低く、ハードウェア的にも
それ程複雑ではなく、消え残りが少な（８／Ｎのよいテ
レビジ璽ン信号が得られる充分実用的なディジタル化ゴ
ースト除去装置が得られる。

本願における第２の発明では入力加重形のディジタルト
ランスバーサルフィルタを用いており、各第１の加算器
が２人力１出力として構成でき構成が容易である利点が
ある。

又、ディジタル等化回路を加えていくことにより孫ゴー
ストも除去できるゴースト除去性能の高い装置が得られ
る。

〔発明の実施例〕

以下、本発明を図面を用いて説明する。第１図は、本発
明のディジタル等化回路の一実施例であり、第２図は、
その実施例を用いて構成されたディジタル化ゴースト除
去装置の一実施例である。

第２図において、ゴーストを含んだディジタルビデオ信
号は、等化回路中の減算器２９の一方に入力される。前
記減算器２９の出力は、出力端子５と制御回路３中の微
分回路３３に入力されると共に、ディジタル等化回路（
以下、等化ユニットという。〕２１の第１の入力端チェ
１に入力され、等化ユニット２　ｉ　（ｉ＝１．２．３
）の第１の出力端子ｏ１は、等化ユニット２　ｊ　（ｊ
＝ｉ＋１．　ｉ＝１．２．３）の第１の入力端子ＩＩＫ
接続する。等化ユニット２４の第２の入力端子Ｉ２は、
接地されており、Ｏが入力される。また、等化ユニット
２１　（ｉ＝＝４．３．２）の第２の出力端子０２は、
等化ユニット２Ｊ（ｊ＝量−１＋　＋　＝＝４．３ｅ　
２　）の第２の入力端子Ｉ２に接続され、等化ユニット
２１の第２の出力端子ｏ２は、減算器２９の他の入力端
に入力されている。

等化ユエッ）２１〜２４は、全て同一構成であり、その
構成を第１図に示しである。等化ユニット２１の第１の
入力端子１１は、可変遅延回路２１１に入力され、スイ
ッチＳ１の一方の入力端子と、遅延量Ｔを有する遅延素
子Ｄ１を経てスイッチＳ１の他の入力端子に接続される
。スイッチＳ１の出力端子は、スイッチＳ２の入力端子
と遅延量２Ｔを有する遅延素子Ｄ２をへて、スイッチＳ
２０他の入力端子に接続される。以下、これと同一の繰
り返しで、８２．　Ｄ３．８３．　Ｄ４．８４．　Ｄ５
．８５が接続される。ここで各遅延素子ＤＩは、シフト
レジスタあるいは、１測置列接続されたラッチで構成さ
れている。

従りて、スイッチ！３ｉ（ｉ＝１．・・・・・・、５）
が、等化ユニットメモリ２１４の遅延量メモリＤＬの偽
によって設定されることによって、０〜３１Ｔの任意の
遅延（Ｔきざみ）を与える可変遅延回路が構成される。

スイッチＳ５の出力は、遅延回路２１６に入力される。

この遅延回路２１６の目的は、スイッチ８１〜Ｓ５で与
えられる信号の遅延時間をクロック時間ＴＫ揃えること
である。

遅延回路２１６の出力は、可変遅延回路２１１の出力と
して、ディジタルトランスバーサルフィルタ２１２内の
加重回路２２０のそれぞれのタップ係数器であるディジ
タル掛算器２１２２の一方の入力に接続され、ディジタル掛算器２１２２の他の入力は、等化ユニット
メモリ　２１４のタップ利得メモリＣ１〜Ｃ５に接続さ
れている。掛算器２１２２の出力は、タップ付遅延回路
２２１の各タップの加算器に入力され、各入力信号は、
遅延と加算が繰秒返され、加算器２１３に出力される。

即ち、最終段の出力は、可変遅延回路２１１で与えられ
た遅延量をオフセットとして有し、トランスバーサルフ
ィルタ２１２で与えられる可変タップ数５のディジタル
フィルタの出力となっている。

このトランスバーサルフィルタ２１２の出力は、加算器
２１３において等化ユニット２１の第２の入力端子Ｉ２
から得られる等化ユニット２２の出力信号を遅延回路２
１８゛で遅延された信号と加算され、遅延回路２１５に
入力される。この２つの遅延回路２１５．２１８の目的
は、入力端子からの入力信号とトランスバーサルフィル
タ２１２からの出力信号の遅延時間をクロック時間Ｔに
揃えることである。

遅延回路２１５からの出力は、等化ユニット２４の第２
の出力端子８２１に接続される。即ち、この等化ユニッ
ト２１の第２の出力端子η２より得られる出力信号は、
各等化ユニツ）　２４．２３．２２゜２１において発生
されたゴースト除去信号となり、減算器２９の他の入力
端子に接続される。

また、等化ユニット２１の可変遅延回路２１１の出力は
、遅延回路２１７０入力となり、２Ｔ時間遅延されて、
第１の出力端子０１に出力されている。

等化ユニット２１の第１の出力端子０１は、等化ユニッ
ト２２の第１の入力端子ＩＩに接続されており、等化ユ
ニット２１の第１の出力端子０１の出力を、可変遅延回
路２１１の出力より２Ｔ時間遅延することにより、等化
ユニット２２の可変遅延回路の遅延回路２１６と遅延回
路２１５を等化ユニット２１の遅延回路２１Ｂによる時
間遅れと、等化ユニット２１のディジタルトランスバー
サルフィルタ２１２による最大時間通れ（５Ｔ時間）の
補償が行え、等化ユニットを１個以上接続した場合、接
続点におけるタップ間隔の最小間隔をＴットの各タップ
からのゴースト除去信号の遅れ時間をＲＴ〜（Ｒ＋４）
・Ｔとし、工段目と（ｔ＋１）段目の等化ユニット間を
最小間隔とすると、（Ｉ＋１）段目の各タップのゴース
ト除去信号の遅れ時間は（Ｒ＋３）・Ｔ〜（Ｒ＋７）Ｔ
となる。ところで、等化ユニットの第２の入力端−チェ
２から第２の出力端子０２間には、遅延回路２１８及び
２１５が入りており、１段目の等化ユニットのゴースト
除去信号は、減算器２９に入力されるまでに、（２Ｉ−
１）・７時間遅延され、（Ｉ＋１）段目の等化ユニット
のゴースト除去信号は、（２Ｉ＋１）・７時間遅延され
る。

その結果、減算器２９に入力される１段−の等化ユニッ
トの各タッグからのゴースト除去信号の遅れ時間は、（
Ｒ＋２Ｉ−１）・Ｔ〜（Ｒ＋２Ｉ＋３）・Ｔとなり、（
Ｉ＋１）段目の等化ユニットの各タップからのゴースト
除去信号の遅れ時間は、（Ｒ＋２Ｉ＋４）・Ｔ〜（Ｒ＋
２Ｉ＋８）Ｔとな抄、ゴーストは、等化ユニットの接続
点においても、連続的に除去することができる。また、
遅延回路２１７をなくシ、後段の可変遅延回路２１１で
調整を行ってもよい。

実施例では、等化ユニット２４の可変遅延回路２１１の
最小遅延量が、Ｔの場合であるが、可変遅延回路２１１
の最小遅延量は、スイッチ等により、Ｔとは限らない。

次に、等化ユニット２１において、の場合、Ｎ＝８　＋Ｍ＋Ｑ　　　　　　　　　　　・・・・・・
・・・（７）の関係を満たせば、各等化ユニットの可変
遅延回路の遅延量を最小とした場合、各等化ユニットか
らのゴースト除去信号の範囲は、減算器２９において、となり、等化ユニット間の最小遅延はＴとなり、連続的
にゴーストを除去できる。なお、式（７）の代りに、Ｎ）８＋Ｍ＋Ｑ　　　　　　　　　　　・・・・・・・
・・（９）の関係であってもよく、この場合は、可変遅
延回路で調整できる。

ここで、第１の実施例において第１図は、の場合であり
、第６図（ａ）は、第１図における遅延回路２１８が遅
延回路２３０に置き代り、遅延回路２１７がなくなった
点以外は第１図と同じ動作の場合である。第６図（ｂ）
は、第１図における遅延回路２１７がなくなり、入力端
子Ｉ２からの入力信号は、遅延回路２１８でＴだけ遅延
された後、ディジタルトランスバーサルフィルタ２１２
に供給すれ、トランスバーサルフィルタ内の加算器２３
１で加算されている以外は、第１図と同じ動作を行い、
の場合である。第６図（ｃ）は、第１図において、遅延
回路２１７がなくなり、トランスバーサルフィルタ２１
２のタップ数が８タツグとなり、可変遅延回路の最小遅
延量が６・Ｔとなりた以外は、第１図と同様の動作を行
い、の場合である。

次に、第１図の各等化ユニットの制御について述へる。

等化ユニツ）　２１．２２．２３．２４の等化ユニット
メモリ２１４の制御を行うのが、制御回路３であり、微
分回路３３の出力ｄａ　を入力とする出力波形メモリ３
４と、判断と演算を行うマイクロプロセッサ３７と、そ
のプログラムを保持しているＲＯＭ３６と、制御中の諸
データを保持するＲＡＭ３５と、等化ユニット２１．２
２．２３．２４とは、それぞれアドレスバス６１とデー
タバス６２とで接続されている。マイクロプロセッサ３
７からアドレスバス６２を経由した制御信号によって、
チップセレクタ３８は、出力波形メモリ３４、ＲＡＭ３
５、ＲＯＭ３６と等化工ニット２１，２２，２３．２４
に対して、チップセレク）信号パス６３によって、チッ
プセレクト信号を与える。このような制御回路によりて
、第４図に示される一般のトランスバーサルフィルタを
制御してゴーストを除去できることは、前記文献３に示
されているので、以下、本発明にかかわる等化ユニツ）
　２１．２２，２３．２４の制御を、第６図に示す流れ
図に従りて示す。

通常ゴーストは、遅延時間の短かいほど大きいゴースト
が存在しているので、ここでは、順番に最大ゴーストを
見つけて等化ユニットを割り振る簡単な制御について述
べる。しかし、大小のゴーストが遅延時間に無関係にあ
る場合、大きいゴーストから順番に、等化ユニットの個
数だけ検出した後、遅延時間の短かいゴーストから順に
等化ユニットを割りふればよい。このような制御もマイ
クロプロセッサを用いれば容易に実現できる。

即ち、等化ユニット２１を制御することを示す等化ユニ
ットレジスタ値ｌを１にセットする（ブロック７０１）
。次に、第幾図に示す垂直同期へ号前縁部の出力信号Ｐ
Ａを微分回路３３を通して、微分値ｄムとして、出力波
形メモリ３４に数秒込む（ブロック７０２）。次に、第
５図（ｂ）、（ｄ）に示す微分値ｄ４の最大ピークを検
出し、そのサンプルタイミングを時間基準ＴＯとする（
ブロック７０３）。

次に、最大ゴーストを等化ユニット２１に割りふるため
に、サンプルタイミングＴ＃＋５以降の微分値ｄＡの最
大ピーク値ｄＴＪ２１＋に１を検出する（ブロック７０
４）。次に、等化ユニット２１の可変遅延回路２１１の
遅延量を（Ｋｌ−５）Ｔにセットする（プＨｙり７０５
）。１３２０時には（Ｋｌ−Ｋｉ−１−５・ｌ）　−’
ｒにセットする。具体的には、チップセレクタ３８から
醇化ユニット２１に対するチップセレクト信号を出し、
マイクロプロセッサ３７から等化ユニットメモリ２１４
の遅延量メモリを指示するアドレス情報を出し、マイク
ロプロセッサから２進数に変換され九Ｋ１−５の値をデ
ータバス６２に出す。

このようにして等化ユニット２１中の等化ユニットメモ
リ２１４内にある遅延量メモリ（ＤＬ）値が２進数化さ
れ九に１−５にセットされ、その値に基づいて、可変遅
延回路２１１の遅延量が（Ｋｌ−５）ＴＫなるように１
スイッチ８１−８５が設定される。

次にタップ利得修正回数レジスタ＜１＞をｌにセットす
る（ブロック７０６）。次に、ブロック７０２と全く同
じく、出力信４ｔｔａの微分値ｄＡを出力波形メモリ３
４に取り込む（ブロック７０７）。このときの取り込み
開始タイミングは同一なので、第５図に示すように、最
大ピーク（時間基準）は、すンプルタイミ／グＴｌ２Ｔ
になる。次に、等化ユニット２１の各タップ利得０１〜
Ｃ５の修正を下式に従って行う（ブロック７０８）。

Ｃｌ、　ｎｅｗ＝ｃｊ、　ｏｌｄ＋Δ・ｓｇｎｄＴｌ＋
に１−６＋ｊ　　　・−−４１４３＝　１．２．３．４
．５ここで、Ｃｌ、ｎｅｗは修正後の１番目のタップ利得、
ＣＩｓ　ｏｌｄは修正前の１番目のタップ利得、Δは正
の微小な修正係数、ｓｇｎ　ｄＴｆＩｔ＋に１−６＋　
５は、サンプルタイミングＴ＃＋に１−６＋ｊに対応す
る出力信号ｙの微分値ｄのサンプル値の符号をとったも
のである。具体的には、等化ユニットメモリ２１４から
マイクロプロセッサ３７に読み出されたタップ利得Ｃｌ
、ｏｌｄと、出力波形メモリ３４からマイクロプロセッ
サ３７に読み出された微分値ｄＴｊｌＴ＋に１−６＋ｊ
とを１式に従って、マイクロブ四セッサ３７内にて演算
して、その演算結果Ｃｌ、　ｎｅｙを等化ユニットメモ
リ２１４に書き込めばよい。

次に、タッグ利得修正回数レジスタＣＩ−）を１増やし
て、この場合は２にする（ブロック７０９）。

次に、所定回数（ＮＴＡＰ）修正を行ったかどうか判断
しくブロック７１０）、所定回数行りていなければ、ブ
ロック７０７に戻って、タッグ利得を繰り返し修正する
。また、所定回数行っていれば、次の等化ユニット２２
の制御に移るために、等化ユニットレジスタ（りを１増
やして、この場合は２にする（ブロック７１１）。次に
、所定等化ユニット数（この場合は４）だけ制御を行っ
たかどうか判断しくブロック７１２）、行りていなけれ
ば、ブロック７０２に戻りて、次の等化ユニット（この
場合は、等化ユニット２２）の制御を行う。また、行っ
ていれば、全ての制御を停止する。（ブロック７１３）
　このようにして、第５図に示す遅延時間に、Ｔの最大
ゴーストｆ８は、等化ユニット２１で除去され、遅延時
間に、Ｔ０２番目の大きさのゴーストｆ、は、等化ユニ
ット２２で除去される。

なお、等化ユニット２１と２２の受は持つ遅延時間の範
囲は、第５図（ｃ）に示される人１ｃＫＩＴ−２ＴＩＫ
ＩＴ＋２Ｔ）　＊＾バに、’Ｉ’−２’ｌ’、　Ｋ、’
ｒ＋２Ｔ］となる。また、このようにゴーストが２つの
場合、等化ユニット２３と２４は、本来不必要であるが
、存在しても、出力信号メの微分値ｄの最大ピーク（こ
の場合は、雑音のピーク）を中心にそれぞれ等化を行う
ので、ゴースト除去性能に問題は生じない。

また、可変遅延線の長さは、最大、（隣りあうゴースト
間の遅延時間−５１・Ｔ）の長さでよく、この実施例に
おいては、最大、１４３・Ｔ＝　（３４Ｘ３＋３１＋３
＋４＋３　）　Ｔの長さのゴーストまで除去できる。

また、可変遅延回路として、第８図に示すようなＲＡＭ
を用いても本発明は有効である。なお、ＲＡＭを可変遅
延回路と用いること社、公知であるが、アドレスカウン
タ２１１２を遅延量に相当する分だけ繰り返しカウント
させ、それぞれのカウンタ出力の前半の時間をＲＡＭ２
１１１のリードに割り当て、後半の時間をライ）Ｋ割り
当てて、そのリードの時間の終る前に凡人Ｍ２１１１の
出力データを第１のラッチ回路２１１４で２ツチ１、ク
ロックと同期させるため、続いてラッチ回路２１１５で
クロックと同期してラッチすればよい。

ＲＡＭ２１１１のリードライトパルスと第２の前記ラッ
チ回路２１１５のクロックを発生させるのが、コントロ
ール発生回路２１１３である。この第８図の各タイミン
グを第９図に示す。

このように構成された同一回路構成を有するディジタル
等化回路（等化ユニット）を複数接続し九ディジタル化
ゴースト除去装置により、効果的にゴースト除去が行え
る。

第１０図は、ディジタル等化回路の第２の実施例を示す
。これは、第１図に示す第１の実施例におけるディジタ
ルトランスバーサルフィルタト可変遅延回路の接続が逆
になるだけであり、可変遅延回路が、後方に接続された
等化ユニットのトランスバーサルフィルタの遅延に使用
される以外の動作と効果は、第１の＊施例の場合と同様
である。

第１１図は、ディジタル等化回路の第３の実施例を示し
、ディジタルト２ンスバーサルフイルタの両側に可変遅
延回路を有するものである。これも、第１の可変遅延回
路が、後方に接続、された等化ユニットノドランスバー
サルフィルタの４延に使用される以外は、第１の実施例
と同様の動作と効果を有する。

また、この２つの遅延回路の一方が固定遅延回路であっ
てもかまわないことは明らかである。

また、本発明に係わるディジタル等化回路の各ユニット
中のディジタルトランスバーサルフィルタのタップ数と
可変遅延回路の遅延量とその遅延範囲に関しては、特に
限定されていない。

また、本発明は、各等化ユニットの接続方法を限定する
ものではなく、例えば、第１２図に示すように、第１の
入力端子■１を共通に接続されたディジタル等化回路に
対しても、本発明は有効である。即ち、この実施例では
各等化エニット２４゜２３、２２．２１の第１の入力熾
子に並列に減算器２９の出力が入力され、等化ユニット
２１の第２の出力端子０２の出力は等化ユニット２２の
第２の入力端子０２に入れられ、以下同様に、初段の等
化ユニット２４の第２の出力端子０２の出力は減算器２
９の一方の端子に入れられている。

また、本発明のディジタル化ゴースト除去装置では第２
図及び第１２図に示すように、等化ユニットは全体とし
て、フィートノくツク接続されているが、フィードフォ
クード接続であっても本発明は有効である。

また、第２図及び第１２図において、主信号も等化ユニ
ットを通過させる波形等化モードであっても、本発明は
有効である。

【図面の簡単な説明】

第１図は本発明のディジタル等化回路の一実施例の回路
図、第２図は本発明のディジタル化ゴースト除去装置の
一実施例の構成図、第３図は従来のゴースト除去装置の
ブロック図、第４図は従来のディジタル等化回路の回路
図、第５図はゴースト除去の動作を説明する為の図、第
６図は本発明のディジタル等化回路の他の実施例の回路
図、第７図は第２図に示したゴースト除去装置の動作流
れ図、第８図は本発明のディジタル等化回路の可変遅延
回路の他の実施例の回路図、第９図は第８図の動作を説
明する為のタイミング図、第１０図及び第１１図は本発
明のディジタル等化回路図の他の実施例の構成図、第１
２図は本発明のディジタル化ゴースト回路の他の実施例
の構成図である。２１１・・・可変遅延回路２１２・・・ディジタルトランスバーサルフィルタ２１
３・・・第２の加算器２１４・・・等化ユニットメモリ１１・・・第１の入力端子工２・・・第２の入力端子０１・・・第１の出力端子０２・・・第２の出力端子２９・・・減算器２１、２２．２３．２４・・・ディジタル等化回路（等
化ユニット）（代理人弁理士）則　近　憲　佑（ほか１名）＄３１２１第　＋　図！１　　　　　　　　−４　　　　　　　　　　ＣＪ　
　　　　　　”ｆｉ。亨　７１！１寥　δ　ｇ寥　９　凹寥　１０　　凹寮　！１　凹竿　１２　　■

Claims

【特許請求の範囲】

（１）第１の入力端子に入力される信号を遅延させる時
間を変えその遅延させた信号を第１の出力端子に出力す
る可変遅延回路と、入力端が共通に接続された複数のタップ係数器とこれら
係数器の出力端に各々接続された第１の加算器とこれら
加算器の間に接続された単位時間遅延素子とから成る入
力加重形のディジタルトランスバーサルフィルタと、このトランスバーサルフィルタの前記タップ係数器にお
ける利得の値及び可変遅延回路における遅延時間を記憶
するメモリと、前記ディジタルトランスバーサルフィルタの出力を第１
の入力とし第２の入力端子に入力される信号を第２の入
力として両信号の和をとり第２の出力端子に出力する第
２の加算器とから成るディジタル等化回路。
（２）第２の加算器は、第１の加算器の１つと兼用にな
っていることを特徴とする特許請求の範囲第１項記載の
ディジタル等化回路。
（３）ゴーストを含むテレビジョン信号を第１の入力と
しこの入力から第２の入力を差し引く信号を出力とする
減算器と、この減算器の出力を初段の第１の入力端子への入力とし
順次前段の第１の出力端子の出力を後段の第１の入力端
子への入力とするかあるいは前記減算器の出力を並列に
各々の第１の入力端子への入力とし後段の第２の出力端
子の出力を順次前段の第２の入力端子への入力とし初段
の第２の出力端子の出力を前記減算器の第２の入力とす
るディジタル等化回路と、前記減算器の出力を入力とし前記ディジタル等化回路を
制御する制御回路とから成り、前記ディジタル等化回路は、第１の入力端子に入力される信号を遅延させる時間を変
えその遅延させた信号を第１の出力端子に出力する可変
遅延回路と、入力端が共通に接続された複数のタップ係数器とこれら
係数器の出力端に各々接続された第１の加算器とこれら
加算器の間に接続された単位時間遅延素子とから成る入
力加重形のディジタルトランスバーサルフィルタと、このトランスバーサルフィルタの前記タップ係数器にお
ける利得の値及び可変遅延回路における遅延時間を記憶
するメモリと、前記ディジタルトランスバーサルフィルタの出力を第１
の入力とし第２の入力端子に入力される信号を第２の入
力として両信号の和をとり第２の出力端子に出力する第
２の加算器とから成ることを特徴とするディジタル化ゴ
ースト除去装置。