JPS61155924U - - Google Patents
Info
- Publication number
- JPS61155924U JPS61155924U JP3748685U JP3748685U JPS61155924U JP S61155924 U JPS61155924 U JP S61155924U JP 3748685 U JP3748685 U JP 3748685U JP 3748685 U JP3748685 U JP 3748685U JP S61155924 U JPS61155924 U JP S61155924U
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- supplied
- rams
- memory system
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
第１図は本考案の一実施例を示すブロツク図、
第２図は従来のバツクアツプ装置を示すブロツク
図、第３図はバツクアツプ電源５からＴＴＬデコ
ーダ２へ電流が洩れ込むルートを示した回路図、
第４図はＣＭＯＳスタテイツクＲＡＭにおけるｃ
ｓ端子入力電圧と消費電流の一般的な関係を示す
グラフ、第５図はＴＴＬ回路の入力特性例を示す
特性図、第６図はＣＭＯＳ回路の入出力特性例を
示す特性図、である。 符号説明、１……アドレスライン、２……ＴＴ
Ｌデコーダ、２Ａ……ＣＭＯＳデコーダ、３……
主電源、４……ＣＭＯＳスタテイツクＲＡＭ、５
……バツクアツプ電源、６……プルアツプ抵抗、
７……洩れ電流、８―１，８―２……出力トラン
ジスタ、９……抵抗、１０……デコード出力端子
。
第２図は従来のバツクアツプ装置を示すブロツク
図、第３図はバツクアツプ電源５からＴＴＬデコ
ーダ２へ電流が洩れ込むルートを示した回路図、
第４図はＣＭＯＳスタテイツクＲＡＭにおけるｃ
ｓ端子入力電圧と消費電流の一般的な関係を示す
グラフ、第５図はＴＴＬ回路の入力特性例を示す
特性図、第６図はＣＭＯＳ回路の入出力特性例を
示す特性図、である。 符号説明、１……アドレスライン、２……ＴＴ
Ｌデコーダ、２Ａ……ＣＭＯＳデコーダ、３……
主電源、４……ＣＭＯＳスタテイツクＲＡＭ、５
……バツクアツプ電源、６……プルアツプ抵抗、
７……洩れ電流、８―１，８―２……出力トラン
ジスタ、９……抵抗、１０……デコード出力端子
。
Claims (1)
- 【実用新案登録請求の範囲】 複数個のＣＭＯＳスタテイツクＲＡＭと前記各
ＲＡＭに選択的にｃｓ（チツプセレクト）信号を
供給するデコーダとから成り、デコーダは、読出
し、書込み用に選択したＲＡＭに対しては前記ｃ
ｓ信号としてローレベルを供給し、他のＲＡＭに
対してハイレベルを供給してその内容を保持させ
るようにしたメモリシステムにおいて、 前記デコーダとしてＣＭＯＳ構成のデコーダを
用い、主電源ダウン時には、前記ＲＡＭにおける
メモリ内容を保持するために必要なハイレベルの
ｃｓ信号をバツクアツプ電源から前記デコーダを
介して供給するようにしたことを特徴とするメモ
リシステムにおけるバツクアツプ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3748685U JPS61155924U (ja) | 1985-03-18 | 1985-03-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3748685U JPS61155924U (ja) | 1985-03-18 | 1985-03-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61155924U true JPS61155924U (ja) | 1986-09-27 |
Family
ID=30543610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3748685U Pending JPS61155924U (ja) | 1985-03-18 | 1985-03-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61155924U (ja) |
-
1985
- 1985-03-18 JP JP3748685U patent/JPS61155924U/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0344894A3 (en) | Memory cell | |
| ES527648A0 (es) | Un sistema de videotexto con terminales publicos | |
| EP0862181A3 (en) | Static type semiconductor memory device with timer circuit | |
| JPS6470998A (en) | Decision circuit for use of redundant memory cell | |
| KR900011012A (ko) | 반도체 메모리 집적회로 | |
| JPS56143587A (en) | Static type memory circuit | |
| JPS6115518B2 (ja) | ||
| JPS6213149Y2 (ja) | ||
| JPH01167729U (ja) | ||
| JPS583782U (ja) | 漏れ電流吸収回路 | |
| JPS60126846U (ja) | メモリ切換え制御回路 | |
| JPS63147754U (ja) | ||
| JPS62145598A (ja) | 記憶装置 | |
| JPS6479997A (en) | P-rom | |
| JPS6435797A (en) | Non-volatile semiconductor storage device | |
| JPS60184133U (ja) | バツテリバツクアツプメモリ回路 | |
| JPS60195798A (ja) | 半導体装置 | |
| JPH0289699U (ja) | ||
| JPS5915153U (ja) | 車両用デ−タ収録装置 | |
| JPS59130300U (ja) | 半導体メモリのデ−タ内容保護装置 | |
| JPH0525517U (ja) | 初期設定回路 | |
| JPS6482111A (en) | Memory backup circuit | |
| JPS5687121A (en) | Electric current source circuit | |
| JPS6452283A (en) | Memory circuit | |
| JPS63175271U (ja) |