JPS61158228A - スタツフ同期方式 - Google Patents
スタツフ同期方式Info
- Publication number
- JPS61158228A JPS61158228A JP59279030A JP27903084A JPS61158228A JP S61158228 A JPS61158228 A JP S61158228A JP 59279030 A JP59279030 A JP 59279030A JP 27903084 A JP27903084 A JP 27903084A JP S61158228 A JPS61158228 A JP S61158228A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- stuff
- pulse
- stuffing
- continuous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は複数チャネルを多重化して伝送するとき低次群
クロックに対するジッタ耐力の低減を防ぐスタッフ同期
方式に関する。
クロックに対するジッタ耐力の低減を防ぐスタッフ同期
方式に関する。
［従来の技術］
第３図、第し図は従来のスタック同期方式を説明する図
で、第３図はシステム構成図、第４図はフレーム内のパ
ルスフォーマットを示す図である。
で、第３図はシステム構成図、第４図はフレーム内のパ
ルスフォーマットを示す図である。
第３図において、■は多重化部で伝送すべきデータを得
るところ、２〜５はチャネル部で例えば隘１〜Ｎａ４の
４チヤネルが具備されている。１ｌｌｏ、 １〜１１ｈ
４の各チャネルのクロックは１．５０１ 、１．５０２
ＭＨｚのように互いに同期してなく、且つ多重化部の
発振器１０は前記クロックの多重化数Ｍ倍（ここではＭ
−４）の周波数例えば約６ＭＨｚとする。１１は１／Ｍ
の分周器でここでは略１．５ Ｍｌｌｚが得られる。ま
た１２はフレームサービスパルス除去回路、１３はスタ
ッフ動作回路、１４はパルス制御回路を示す。
るところ、２〜５はチャネル部で例えば隘１〜Ｎａ４の
４チヤネルが具備されている。１ｌｌｏ、 １〜１１ｈ
４の各チャネルのクロックは１．５０１ 、１．５０２
ＭＨｚのように互いに同期してなく、且つ多重化部の
発振器１０は前記クロックの多重化数Ｍ倍（ここではＭ
−４）の周波数例えば約６ＭＨｚとする。１１は１／Ｍ
の分周器でここでは略１．５ Ｍｌｌｚが得られる。ま
た１２はフレームサービスパルス除去回路、１３はスタ
ッフ動作回路、１４はパルス制御回路を示す。
２０．３０．４０は各チャネルのクロックで前述のよう
な値とする。２０〜２６はＮＯ１チャネル内の構成回路
であって２１．２２は１／Ｎ分周器、２３は位相比較器
、２４は低域通過フィルタ、２５はスタッフ判定回路、
２６はＮビットのメモリを示す。
な値とする。２０〜２６はＮＯ１チャネル内の構成回路
であって２１．２２は１／Ｎ分周器、２３は位相比較器
、２４は低域通過フィルタ、２５はスタッフ判定回路、
２６はＮビットのメモリを示す。
第４図は４チヤネルを多重化し例えば１０２４個のパル
ス列で構成する１フレームのフォーマットを説明するも
ので、１フレームの当初にフレーム同期パターン例えば
” １１００″を置き、次からはＮｏ、 １チヤネル、
階２チャネル、陽３チャネル、Ｎｏ、 ４チヤネルの各
データパルスが繰り返し並べられる。■フレームの中間
においてスタッフ指示パルス（４パルス分）とスタッフ
動作位置（４パルス分）ヲ設け、その次に再び各チャネ
ルのデータパルスを繰り返す。スタッフ指定パルスとは
スタッフ動作位置においてパルスをスタッフしているこ
と（歯抜けにすること）又はしていないことを示すパル
スをいう。即ちＮ［１１チヤネルの指定パルスが“１”
のときはスタッフ動作位置のＮｏ、 １チヤネルのパル
スを抜去ることを示し、指定パルスが“０”のときはス
タッフしないことを示している。このとき、１フレーム
にスタッフする個所を１つ指定し、相次ぐフレームに必
ずスタッフすること（スタッフ率１という）は通常行わ
ず、スタッフするフレームとしないフレームが相次いで
繰り返される（スタッフ率１／２）か、更にはスタッフ
率が１／２以下となるようにシステム構築の当初におい
て設計する。
ス列で構成する１フレームのフォーマットを説明するも
ので、１フレームの当初にフレーム同期パターン例えば
” １１００″を置き、次からはＮｏ、 １チヤネル、
階２チャネル、陽３チャネル、Ｎｏ、 ４チヤネルの各
データパルスが繰り返し並べられる。■フレームの中間
においてスタッフ指示パルス（４パルス分）とスタッフ
動作位置（４パルス分）ヲ設け、その次に再び各チャネ
ルのデータパルスを繰り返す。スタッフ指定パルスとは
スタッフ動作位置においてパルスをスタッフしているこ
と（歯抜けにすること）又はしていないことを示すパル
スをいう。即ちＮ［１１チヤネルの指定パルスが“１”
のときはスタッフ動作位置のＮｏ、 １チヤネルのパル
スを抜去ることを示し、指定パルスが“０”のときはス
タッフしないことを示している。このとき、１フレーム
にスタッフする個所を１つ指定し、相次ぐフレームに必
ずスタッフすること（スタッフ率１という）は通常行わ
ず、スタッフするフレームとしないフレームが相次いで
繰り返される（スタッフ率１／２）か、更にはスタッフ
率が１／２以下となるようにシステム構築の当初におい
て設計する。
第３図においてフレームサービスパルス除去回路１２は
、第４図における同期パターン位置の当該チャネル対応
パルスも除去する。そしてスタッフ判定回路２５の出力
によりスタッフ動作回路１３の動作が制御される。第３
図に示すスタッフ動作回路１３において、当初の入力パ
ルスはスタッフされずに各チャネルの１／Ｎ分周器２１
に印加され、その出力をｆ、と示す。また低次群クロッ
ク２０を１／Ｎ分周器２２により分周しｆｔと示す。
、第４図における同期パターン位置の当該チャネル対応
パルスも除去する。そしてスタッフ判定回路２５の出力
によりスタッフ動作回路１３の動作が制御される。第３
図に示すスタッフ動作回路１３において、当初の入力パ
ルスはスタッフされずに各チャネルの１／Ｎ分周器２１
に印加され、その出力をｆ、と示す。また低次群クロッ
ク２０を１／Ｎ分周器２２により分周しｆｔと示す。
位相比較器２３において ｆＨとｆＬの位相を比較し低
域通過フィルタ２４において低域成分を取り出す。
域通過フィルタ２４において低域成分を取り出す。
スタッフ判定回路２５の動作は第５図に示すようになる
。第５図は１チヤネルの動作について示してあり、パル
スＰ１は第４図におけるスタッフ指定位置において抜去
れたり又はされないパルスでその間隔は１フレームであ
る（周期Ｔｆ）。パルスＰ２はパルス制御回路１４から
取り出した１フレ一ム周期のパルスを示し、Ｔ１はシス
テム構築時にハードウェア設計で定める。即ちスタッフ
動作回路１３から分周器２１を経てスタッフ判定回路２
５の入力に致る間の遅延時間τｄと比較しτｄ＜Ｔ＋
と選定して置く。パルスＰ３はスタッフ動作位置のパル
スが遅延動作のため１、図の位置に発生している。若し
何等かの原因で遅延量が大となったときＰ４の位置に発
生する。
。第５図は１チヤネルの動作について示してあり、パル
スＰ１は第４図におけるスタッフ指定位置において抜去
れたり又はされないパルスでその間隔は１フレームであ
る（周期Ｔｆ）。パルスＰ２はパルス制御回路１４から
取り出した１フレ一ム周期のパルスを示し、Ｔ１はシス
テム構築時にハードウェア設計で定める。即ちスタッフ
動作回路１３から分周器２１を経てスタッフ判定回路２
５の入力に致る間の遅延時間τｄと比較しτｄ＜Ｔ＋
と選定して置く。パルスＰ３はスタッフ動作位置のパル
スが遅延動作のため１、図の位置に発生している。若し
何等かの原因で遅延量が大となったときＰ４の位置に発
生する。
スタッフ判定回路２５は例えば遅延型ＦＦを使用し、Ｐ
３をクロックとして■位置で印加し、またＰ２をＤ端子
へのパルスとして印加し■位置で読出したとき、得られ
る出力は相互関係が正しいものとして出力を得る。そし
て■の位置において次のスタッフ動作位置パルスを抜去
らないようにスタッフ動作回路１３へ出力を発生させる
。
３をクロックとして■位置で印加し、またＰ２をＤ端子
へのパルスとして印加し■位置で読出したとき、得られ
る出力は相互関係が正しいものとして出力を得る。そし
て■の位置において次のスタッフ動作位置パルスを抜去
らないようにスタッフ動作回路１３へ出力を発生させる
。
若しτｄが木となり■“の位置でＰ３が得られたとき、
遅延型フリップフロップＦＦは■の位置で出力を得るこ
とはできないから、■の位置でスタッフ動作ができない
。そのためスタッフが相次ぐフレームで連続して行われ
る。
遅延型フリップフロップＦＦは■の位置で出力を得るこ
とはできないから、■の位置でスタッフ動作ができない
。そのためスタッフが相次ぐフレームで連続して行われ
る。
第６図はメモリ２６の動作を説明する図で、ＭＩＨメモ
リ２６に格納されたデータで低次群クロックｆＬの立上
ったときから書込みされる。Ｍ２は読取り用クロックｆ
ｕを示し、ｆＨの“Ｈ”レベルのときにメモリ２６のデ
ータを読出す。Ｍ３ＨクロックｆＬの立上り位置を示す
。Ｍ４．Ｍ５はｆｎの立上り位置を多フレームについて
の範囲で示す。Ｍ４についてはＤｌの範囲が立上り位置
（第５図τｄ＜’ｒ＋のとき）を、Ｍ５についてはＤ＋
’の範囲が立上り位置（第５図τｄ ＞Ｔ、のとき
）を示している。ｆＨ，ｆＬは互いに非同期でありｆＨ
の周波数がｆＬより高いため、ｆ １．を固定して見る
とｆＨはｆｔに近づくようになり、成る位相で位相比較
器２３の信号により、スタッフ動作をするとｆｕは大き
く離れる。したがってＭｌに対し、Ｍ２の読取り位置が
変化し、Ｍ４においてＤ２と記す範囲が長短に変化する
。
リ２６に格納されたデータで低次群クロックｆＬの立上
ったときから書込みされる。Ｍ２は読取り用クロックｆ
ｕを示し、ｆＨの“Ｈ”レベルのときにメモリ２６のデ
ータを読出す。Ｍ３ＨクロックｆＬの立上り位置を示す
。Ｍ４．Ｍ５はｆｎの立上り位置を多フレームについて
の範囲で示す。Ｍ４についてはＤｌの範囲が立上り位置
（第５図τｄ＜’ｒ＋のとき）を、Ｍ５についてはＤ＋
’の範囲が立上り位置（第５図τｄ ＞Ｔ、のとき
）を示している。ｆＨ，ｆＬは互いに非同期でありｆＨ
の周波数がｆＬより高いため、ｆ １．を固定して見る
とｆＨはｆｔに近づくようになり、成る位相で位相比較
器２３の信号により、スタッフ動作をするとｆｕは大き
く離れる。したがってＭｌに対し、Ｍ２の読取り位置が
変化し、Ｍ４においてＤ２と記す範囲が長短に変化する
。
［発明が解決しようとする問題点］
τｄ ＞ Ｔ ＋の場合はスタッフが連続し、低次群デ
ータに対するジッタ耐力が低減する。このジッタ耐力が
低減する原因であるスタッフの連続を防止するのが本発
明の目的である。スタッフ率〈ｌ／２のとき本発明は有
効であるが、１／２近くではスタッフ連続が生じる。こ
の場合はτｄとＴ１の大小関係に関係なくスタッフ連続
が生じる。
ータに対するジッタ耐力が低減する。このジッタ耐力が
低減する原因であるスタッフの連続を防止するのが本発
明の目的である。スタッフ率〈ｌ／２のとき本発明は有
効であるが、１／２近くではスタッフ連続が生じる。こ
の場合はτｄとＴ１の大小関係に関係なくスタッフ連続
が生じる。
［問題点を解決するための手段］
前述の問題点を解決するため、本発明の採用した手段は
、互いに同期してない低次群のチャネルデータを多重化
して伝送するシステムにおけるパルス列の、所定パルス
をスタッフして低次群側データを高次群側データと同期
させる方式において、スタッフ可能周期にスタッフする
か否かを判定する回路と、 該判定回路とスタッフ動作回路との間に設けられ相次ぐ
周期において前記判定回路からスタッフする出力が発生
したとき、後の方のスタッフする出力をスタッフ動作回
路に印加させない回路と、を具備することである。
、互いに同期してない低次群のチャネルデータを多重化
して伝送するシステムにおけるパルス列の、所定パルス
をスタッフして低次群側データを高次群側データと同期
させる方式において、スタッフ可能周期にスタッフする
か否かを判定する回路と、 該判定回路とスタッフ動作回路との間に設けられ相次ぐ
周期において前記判定回路からスタッフする出力が発生
したとき、後の方のスタッフする出力をスタッフ動作回
路に印加させない回路と、を具備することである。
［作用］
スタッフ動作する判定結果が２フレーム続いて生じたと
き、後者の判定結果はスタッフ動作回路の方へ伝送する
ことが禁止される。
き、後者の判定結果はスタッフ動作回路の方へ伝送する
ことが禁止される。
［実施例］
第１図は本発明の一実施例を示す図で、１は多重化部、
２〜５はチャネル部、１ｏは多重化部の発振器、ＩＩは
分周器、１２はフレームサービスパルス除去回路、１３
はスタッフ動作回路、１４はパルス制御回路、２０，３
０．４０は低次群クロック、２１．２２は１／Ｎ分周器
、２３ば位相比較器、２４は低域通過フィルタ、２５は
スタッフ判定回路、２６はＮビットメモリ、２７は連続
スタッフ禁止回路を示している。
２〜５はチャネル部、１ｏは多重化部の発振器、ＩＩは
分周器、１２はフレームサービスパルス除去回路、１３
はスタッフ動作回路、１４はパルス制御回路、２０，３
０．４０は低次群クロック、２１．２２は１／Ｎ分周器
、２３ば位相比較器、２４は低域通過フィルタ、２５は
スタッフ判定回路、２６はＮビットメモリ、２７は連続
スタッフ禁止回路を示している。
従来例を示す第３図について説明したように、相次ぐフ
レームにおいて連続スタッフを行うようにスタッフ判定
回路２５の出力が発生したとき、本発明では後述する具
体例に示すような構成の連続スタッフ禁止回路２７を設
けであるため、２回目のスタッフ判定回路出力は、スタ
ッフ動作回路１３へ到達しない。そのため入力側低次群
ブロックについてジッタが若干化じていても、メモリ２
６の読出しに位相余裕を十分にとることができるように
なる。
レームにおいて連続スタッフを行うようにスタッフ判定
回路２５の出力が発生したとき、本発明では後述する具
体例に示すような構成の連続スタッフ禁止回路２７を設
けであるため、２回目のスタッフ判定回路出力は、スタ
ッフ動作回路１３へ到達しない。そのため入力側低次群
ブロックについてジッタが若干化じていても、メモリ２
６の読出しに位相余裕を十分にとることができるように
なる。
第２図は連続スタッフ禁止回路２７の構成例を示す図で
ある。第２図において３２．３３はフリップフロップ、
３４はアンド回路、３５はシフトレジスタ、３６はゲー
トを示している。スタッフ判定回路２５から１フレ＝ム
毎のスタッフ動作有無の判定出力が到来したとき、シリ
アルにフリップフロップ３２，３３へ印加される。また
判定出力はシフトレジスタ３５で１段保持する。いまｎ
フレームとｎ＋１フレームが共にスタッフ有りと判定さ
れたとする。フリップフロップＦＦは共にオンであり、
アンド回路３４の出力がｕ１″となるからゲート３６を
閉じる。したがって端子３７はそのときスタッフ動作回
路１３へ、の信号を送らない。
ある。第２図において３２．３３はフリップフロップ、
３４はアンド回路、３５はシフトレジスタ、３６はゲー
トを示している。スタッフ判定回路２５から１フレ＝ム
毎のスタッフ動作有無の判定出力が到来したとき、シリ
アルにフリップフロップ３２，３３へ印加される。また
判定出力はシフトレジスタ３５で１段保持する。いまｎ
フレームとｎ＋１フレームが共にスタッフ有りと判定さ
れたとする。フリップフロップＦＦは共にオンであり、
アンド回路３４の出力がｕ１″となるからゲート３６を
閉じる。したがって端子３７はそのときスタッフ動作回
路１３へ、の信号を送らない。
［発明の効果］
このようにして本発明によると、比較的簡易な構成でス
タッフ動作の連続することを禁止するから、スタッフ連
続によりジッタ耐力が低減することを防止できる効果を
有する。
タッフ動作の連続することを禁止するから、スタッフ連
続によりジッタ耐力が低減することを防止できる効果を
有する。
第１図は本発明の一実施例を示す図、
第２図は第１図中連続スタッフ禁止回路の構成を示す図
、 第３図は従来のスタッフ同期方式を説明するシステム構
成図、 第４図は第３図に関連したフレーム内のパルスフォーマ
ットを示す図、 第５図は第３図中スタッフ判定回路の動作を説明する図
、 第６図は第３図中メモリの動作を説明する図である。 １−多重化部 ２〜５−チャネル部 １０−多重化部の発振器 １２−フレームサービスパルス除去回路１３−スタッフ
動作回路 １４−パルス制御回路 ２０． ３０．４０−低次群クロック ２３−位相比較器 ２５・−スタッフ判定回路 ２６−−−Ｎビツトメモリ ２７一連続スタッフ判定回路
、 第３図は従来のスタッフ同期方式を説明するシステム構
成図、 第４図は第３図に関連したフレーム内のパルスフォーマ
ットを示す図、 第５図は第３図中スタッフ判定回路の動作を説明する図
、 第６図は第３図中メモリの動作を説明する図である。 １−多重化部 ２〜５−チャネル部 １０−多重化部の発振器 １２−フレームサービスパルス除去回路１３−スタッフ
動作回路 １４−パルス制御回路 ２０． ３０．４０−低次群クロック ２３−位相比較器 ２５・−スタッフ判定回路 ２６−−−Ｎビツトメモリ ２７一連続スタッフ判定回路
Claims (1)
- 【特許請求の範囲】 互いに同期してない低次群のチャネルデータを多重化し
て伝送するシステムにおけるパルス列の、所定パルスを
スタッフして低次群側データを高次側データと同期させ
る方式において、 スタッフ可能周期にスタッフするか否かを判定する回路
と、 該判定回路とスタッフ動作回路との間に設けられ相次ぐ
周期において前記判定回路からスタッフする出力が発生
したとき、後の方のスタッフする出力をスタッフ動作回
路に印加させない回路と、を具備することを特徴とする
スタッフ同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279030A JPS61158228A (ja) | 1984-12-29 | 1984-12-29 | スタツフ同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279030A JPS61158228A (ja) | 1984-12-29 | 1984-12-29 | スタツフ同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158228A true JPS61158228A (ja) | 1986-07-17 |
Family
ID=17605410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59279030A Pending JPS61158228A (ja) | 1984-12-29 | 1984-12-29 | スタツフ同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61158228A (ja) |
-
1984
- 1984-12-29 JP JP59279030A patent/JPS61158228A/ja active Pending
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