JPH0350467B2 - - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 パルススタツフ同期装置において、 位相比較回路のリセツトパルスの発生の制御に
スタツフ制御信号を使用することによつて、 入力信号のジツタに由る同期化の為のスタツフ
制御の要不要の判定に対する悪影響を除去したも
のである。

〔産業上の利用分野〕

本発明はデイジタル多重変換装置に使用される
非同期デイジタル信号のパルススタツフ同期方式
の改良に関する。

例えば入力の互に非同期の複数の低速PCM信
号の同期をとつて多重化し一つの同期した多重化
PCM信号を構成する場合、低速PCMのクロツク
周波数よりも多重化PCMシステムのクロツク周
波数を僅かに高めに選定し、送信側で両者間の周
波数の差だけ低速PCMに付加ビツトを挿入して
同期化し、受信側では該付加ビツトを除去するこ
とによつて最初の低速PCMを復元する。

第３図はこのようなパルススタツフ同期回路の
一例をブロツク回路図で示す。

図において１はメモリ、２は書込カウンタ、３
は読取カウンタ、４は位相比較回路、５はスタツ
フ判定回路、６はANDゲートである。

低速PCM信号は書込カウンタ２の出力により
メモリ１に書込まれ一時的に記憶される。記憶さ
れたデータは、周波数が僅か高めに選ばれた多重
化PCMクロツク信号である読取カウンタ３の出
力で読取られて同期化され、多重化PCMシステ
ムに供給される。

スタツフ同期の多重化PCMシステムの送信側
の位相比較回路４は、メモリ１への書込クロツク
の位相と読取クロツクの位相の差を監視する回路
であつて、位相差が所定の値になつた時、これを
検出し、スタツフ判定回路５にて、付加パルスの
挿入が必要であると判定し、付加パルスの挿入位
置情報をシステムの受信側へ送ると同時に、読取
禁止ゲート６にて、前記の付加パルスの挿入分だ
け、多重化PCMクロツクを計数する読取カウン
タ３の出力によるメモリ１の読取動作を禁止する
パルスを送出する。

位相比較回路はスタツフ同期の重要な回路であ
るから、入力の低速PCM信号に位相ジツタが在
つても常に正しく機能することが望ましい。

〔従来の技術〕

第４図はスタツフ同期装置に使用する従来の位
相比較回路の一例を示し、第５図はその動作説明
のための波形タイムチヤートである。

図において、１１，２１，２２はＤ−フリツプ
フロツプ回路である。

フリツプフロツプ１１には第３図のメモリ１に
対する書込カウンタ２の出力による書込タイミン
グ信号１２と読取カウンタ３の出力による読取タ
イミング信号１３が入力され、両者の位相差が小
さいときは、出力１４がローレベルとなる。

信号１４はラツチ回路２１のセツト入力Ｓに接
続される。ラツチ回路２１のＱ出力端のレベル
Ｈ／Ｌは、外部入力の位相比較読取タイミング信
号（以下PCR信号と言う）１６によつて読取ら
れ、スタツフ制御信号発生回路であるフリツプフ
ロツプ２２のＤ入力端へ入力する。そして同じ
PCR信号がＣ入力端に入力する事により該フリ
ツプフロツプ２２のＤ入力端のレベルＨ／Ｌを其
のＱ出力端に出力して、スタツフ同期のための付
加パルスの挿入の要否を決定する。

第５図において、第１列はPCR信号１６、第
２列はスタツフパルスの挿入位置を示す。

このスタツフパルスの挿入位置は予め定めら
れ、固定されている。

第３列はラツチ回路２１のセツト信号１４、第
４列はラツチ回路２１のＱ端子出力信号、第５列
はスタツフ制御信号発生回路即ちフリツプフロツ
プ回路２２のＱ端子出力信号２３の波形を示す。

書込タイミング信号と読取タイミング信号の位
相差が小さくなるとき、ラツチ回路２１は第３列
のセツト信号１４のハイレベルからローレベルへ
の下降変換点にてセツトされ、ラツチ回路２１の
Ｑ端子にハイレベルの信号を生じる。

このハイレベルの信号はラツチ回路２１から、
スタツフ制御信号発生回路であるフリツプフロツ
プ回路２２のＤ入力端子に与えられ、このＤ入力
端子がハイレベルＨの時、外部入力のPCR信号
１６が回路２２のＣ端子に与えられると、回路２
２は第５列に示すようなハイレベルのスタツフ制
御信号２３を発生する。

しかし、そのPCR信号は、スタツフ制御信号
発生回路であるフリツプフロツプ回路２２のＣ端
子にも入力され、その反極性出力端Ｑにローレベ
ルＬを出力するので、そのローレベル出力Ｌがラ
ツチ回路２１のリセツト端子Ｒに加えられラツチ
回路２１をリセツトし、フリツプフロツプ２２で
発生したハイレベルＨのスタツフ制御信号２３
は、次に来たPCR信号によつてローレベルＬに
リセツトされる。

第６列はスタツフ制御信号によつて第２列のス
タツフパルス位置から選ばれたスタツフパルスを
示す。

即ち、書込タイミング信号と読取タイミング信
号の位相差が減少したときは、次に始まるPCR
信号の１周期内において、予め位置の指定されて
いるスタツフパルスの一つが選ばれ、スタツフパ
ルスとして挿入される。

第６図はスタツフ同期装置に使用する位相比較
回路の他の一従来例の回路図、第７図はその動作
説明のための波形タイムチヤートである。

図において、第４，５図と対応した部位は同一
番号にて示す。

なお２４はNORゲートであり、回路１１に対
応する。また２５は２１の回路に対応するラツチ
回路であり、ラツチ回路は２個のNOR回路にて
構成される。

書込信号１２と読取信号１３のローレベルの部
分が重なる程に位相差が減少すると、ラツチ回路
２５がセツトされハイレベルＨの信号Ａが、スタ
ツフ制御信号発生回路のＤフリツプフロツプ２２
のＤ入力端へ供給される。

リセツト信号２６がラツチ回路２５に与えられ
ると、ラツチ回路２５はリセツトする。

リセツト信号を与えるタイミングは第７図に示
すようにスタツフパルスの挿入位置とPCR信号
の間に設定される。

〔発明が解決しようとする問題点〕

スタツフ同期装置においては、非同期デイジタ
ル信号が伝送路を経由して入力され、多分にジツ
タを含む。従つて位相比較回路は、書込クロツク
信号にジツタを含む場合正常な動作が困難とな
る。

第４図の従来の回路は、ラツチ回路２１が回路
２２で発生したスタツフ制御信号２３の符号反転
信号でリセツトされている為、２フレーム連続の
スタツフは出来ない。従つて入力ジツタに対して
追従性が悪くなる欠点がある。

また第６図の従来例においては、PCR信号よ
りも前にラツチリセツト信号があるので、ジツタ
により書込タイミング信号と読取タイミング信号
の位相差が変化した時、スタツフ制御の必要無し
と判定される危険があり問題である。

〔問題点を解決するための手段〕

上記問題点は、入力の互に非同期の複数の低速
PCM信号の各々のメモリ１への書込クロツク１
２と該書込クロツクより僅か速い速度に定めた該
メモリの読取クロツク１３との位相比較出力によ
り、同期用のスタツフパルスの挿入の要否を判定
し、要と判定した挿入パルス分だけ前記読取クロ
ツクによる該メモリの読取りを禁止し、スタツフ
パルスを挿入して同期をとり多重化システムへ出
力するパルススタツフ同期装置において、該書込
クロツク１２と読取クロツク１３の位相を比較す
る論理和ゲート２４と、該論理和ゲートの出力信
号により出力状態ＡがハイレベルＨにセツトされ
るラツチ回路２５と、該ラツチ回路の出力信号Ａ
を入力し、外部入力の位相比較読取タイミング
PCR１６により出力するフリツプフロツプ２２
と、該フリツプフロツプの出力であるスタツフ制
御信号２３と前記ラツチ回路２５の出力Ａをロー
レベルＬにする為の外部入力のリセツトパルス２
６との積をとる論理積ゲート２７を備え、該論理
積ゲート２７の出力を前記ラツチ回路２５のリセ
ツト入力Ｂとし、前記リセツトパルス２６の入力
位相は、別に固定的に与えられるスタツフパルス
挿入位置から位相比較読取タイミングPCR１６
までの間に設定され、前記フリツプフロツプ２２
の出力信号であるスタツフ制御信号２３が出力さ
れてスタツフパルスが挿入された場合のみ前記リ
セツトパルス２６が論理積ゲート２７を通過し前
記ラツチ回路２５をリセツトして、前記フリツプ
フロツプ２２から最終的にスタツフ制御信号が出
力されパルスが挿入され同期がとられるように構
成した本発明のパルススタツフ同期装置によつて
解決される。

〔作 用〕

本発明のパルススタツフ同期装置の位相比較回
路は、メモリ１の書込クロツク１２と読取クロツ
ク１３の位相を比較する論理積ゲート２４の出力
信号がラツチ回路２５のセツト入力となり、該ラ
ツチ回路の出力状態ＡをハイレベルＨにセツトす
る。また、該ハイレベルＨの出力信号Ａを入力
し、外部入力のタイミング信号PCRによつて出
力するフリツプフロツプ２２の出力であるスタツ
フ制御信号２３と外部入力のリセツトパルス２６
との積をとる論理積ゲート２７の出力をラツチ回
路２５の出力状態ＡをローレベルＬにするリセツ
ト入力Ｂとする。即ち、ラツチ回路２５の出力信
号Ａを入力し外部入力のタイミング信号PCRに
よつて出力するフリツプフロツプ２２の出力のス
タツフ制御信号２３により、論理積ゲート２７に
て、外部入力のリセツトパルス２６を制御して、
ラツチ回路２５へのリセツト入力Ｂの発生を制御
する。これによつて、所定のスタツフパルス挿入
位置にパルスが発生していないレベルＬの状態で
はリセツトパルスが禁止され、この禁止状態は書
込パルスと読取パルスの位相が接近してラツチ回
路をセツトしてスタツフパルスを挿入する迄は保
持されるのでジツタによる読出しの読み落としを
生じることが無い。またスタツフ挿入状態になつ
たとき、リセツトパルスの発生にてラツチ回路が
リセツトされても書込パルスと読取パルスが所定
の位相差以内に接近しているとラツチ回路が再度
セツトされるので、連続スタツフが可能である。

〔実施例〕

図示実施例に従い、本発明の要旨を詳細に説明
する。

第１図は位相比較回路の一実施例をブロツク図
にて示し、第２図はその回路動作を説明するため
の波形図である。

第１図において、第６図と同一部分は同一番号
にて示す。本発明の実施例ではAND回路２７が
ラツチ回路２５のリセツト入力部に設けられ、リ
セツトパルス２６とスタツフ制御信号発生回路２
２の出力信号であるスタツフ制御信号２３との論
理積出力Ｂが、リセツト入力としてラツチ回路２
５へ供給される。

回路の動作は次の通りである。

ラツチ回路２５はNORゲート２４の入力の書
込パルス１２と読取パルス１３との位相差が減少
したときセツトされ、第５列の信号Ａをスタツフ
制御信号発生回路２２へ供給する。この状態で第
１列のPCR信号１６が回路２２のクロツク入力
端子Ｃに与えられときに第６列のスタツフ制御信
号を発生する。しかしPCR信号が与えられる前
に、第３列のリセツトパルス２６がANDゲート
２７に与えられる。このリセツトパルス２６はス
タツフ制御信号２３が未だ発生していないので
ANDゲート２７で阻止されその結果ラツチ回路
をリセツトさせることはない。従つてラツチ回路
２５は安定なセツト信号を保持し、これを回路２
２へ与え続ける。従つて次のPCR信号によつて
第６列のスタツフ制御信号を確実に発生させるこ
とが出来る。

スタツフ制御信号が発生するとANDゲート２
７はリセツトパルス２６を通過させる。

第３列のリセツトパルス２６と第６列のスタツ
フ制御信号２３とのアンド出力である第４列のリ
セツト入力Ｂがリセツト信号としてラツチ回路２
５に与えられ、ラツチ回路２５をリセツトするこ
とが出来る。

ラツチ回路２５がリセツトされれば、フリツプ
フロツプ２２の出力であるスタツフ制御信号２３
は、次のPCR信号によつて、第６列に示すよう
に、ハイレベルＨからローレベルＬに変化する。
スタツフ制御信号２３によつて、第２列のスタツ
フパルス挿入位置の一つのスタツフパルスである
第７列のスタツフパルスが挿入される。しかし、
第３列のリセツトパルス２６によつて、ラツチ回
路２５が一時リセツト状態にされ、第５列の出力
ＡがローレベルＬにされても、相変らずに書込ク
ロツク１２と読取クロツク１３の位相差が少ない
場合は、第５列の出力ＡはハイレベルＨに直ちに
戻り、第６列のスタツフ制御信号２３も、次の
PCR信号によりハイレベルＨに維持される。従
つて、その次のPCR信号との間の区間でも、第
７列のスタツフパルスが挿入され、連続スタツフ
が行えることになる。

〔発明の効果〕

以上述べたように、本発明によれば入力信号に
ジツタが含まれる場合においても正常なスタツフ
同期を可能にするもので、また２フレーム連続の
スタツフ挿入も可能で、デイジタル信号の同期多
重化に対し、その動作の信頼性を向上する効果は
極めて大きい。

【図面の簡単な説明】

第１図は位相比較回路の一実施例のブロツク
図、第２図はその回路動作を説明するための波形
図、第３図はパルスタツフ同期回路のブロツク構
成図、第４図はスタツフ同期装置に使用する従来
の位相比較回路の一例を示す回路図、第５図はそ
の動作説明のための波形タイムチヤート、第６図
はスタツフ同期装置に使用する従来の位相比較回
路の別の一例を示す回路図、第７図はその動作説
明のための波形タイムチヤートである。 図において、１はメモリ、２は書込カウンタ、
３は読取カウンタ、４は位相比較回路、５はスタ
ツフ判定回路、６はANDゲートである。１１，
２４は書込及び読取クロツクの位相比較回路、２
１，２５はラツチ回路、２２はスタツフ制御信号
発生回路、２７はリセツトパルスのゲート回路で
ある。

Claims (1)

1. 【特許請求の範囲】 １ 入力の互に非同期の複数の低速PCM信号の
   各々のメモリ１への書込クロツク１２と該書込ク
   ロツクより僅か速い速度に定めた該メモリの読取
   クロツク１３との位相比較出力により、同期用の
   スタツフパルスの挿入の要否を判定し、要と判定
   した挿入パルス分だけ前記読取クロツクによる該
   メモリの読取りを禁止しスタツフパルスを挿入し
   て同期をとり多重化システムへ出力するパルスス
   タツフ同期装置において、 該書込クロツク１２と読取クロツク１３の位相
   を比較する論理和ゲート２４と、該論理和ゲート
   の出力信号により出力状態Ａがハイレベルにセツ
   トされるラツチ回路２５と、該ラツチ回路の出力
   信号Ａを入力し外部入力の位相比較読取タイミン
   グPCR１６により出力するフリツプフロツプ２
   ２と、該フリツプフロツプの出力であるスタツフ
   制御信号２３と前記ラツチ回路２５の出力Ａをロ
   ーレベルにする為の外部入力のリセツトパルス２
   ６との積をとる論理積ゲート２７を備え、 該論理積ゲート２７の出力を前記ラツチ回路２
   ５のリセツト入力Ｂとし、前記リセツトパルス２
   ６の入力位相は、別に固定的に与えられるスタツ
   フパルス挿入位置から位相比較読取タイミング
   PCR１６までの間に設定され、前記フリツプフ
   ロツプ２２の出力信号であるスタツフ制御信号２
   ３が出力されてスタツフパルスが挿入された場合
   のみ前記リセツトパルス２６が論理積ゲート２７
   を通過し前記ラツチ回路２５をリセツトして前記
   フリツプフロツプ２２から最終的のスタツフ制御
   信号が出力され同期がとられることを特徴とした
   パルススタツフ同期装置。