JPS61160148A - プロセスデ−タ入出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はプラントとのデータ交換を行なうためのプロセ
スデータ入出力装置に関する。

［発明の技術的背景とその間厘点コ 一般に、プロセスデータ入出力装置は第２図に示すよう
にコントローラ１．入力基板２および出力基板３より構
成される。

コントローラ１は上位計算機とのインタフェース機能や
入出力基板２，３とのデータ編集・転送機能をもち、入
力基板２はプラントからのデータ入力を行ない、出力基
板３はプラントへのデータ出力を行なうプラントとのイ
ンターフェース部である。

通常、コントローラ１と入出力基板２，３とのデータ転
送は転送効率上、複数バイト単位のパラレル方式で行な
われる。このデータ転送の際の信頼性確保のため１診断
機能としてデータビットにパリティビットが付加されパ
リティチェックが行なわれる。

第３図にそのパリティチェックに着目したプロセスデー
タ入出力装置を示す、アドレスドライバー４より入出力
基板２，３に対し、アドレスがアドレスバスａ上に出力
される。入力基板２はデコーダ９ａによりアドレスをデ
コードし１選択されたならば、データドライバ１０を介
してプラントからのデータをデータバスｂ上に出力する
。すると、コントローラ１はこのデータをデータトラン
シーバ５により内部に取り込む、出力基板３も同様にデ
コーダ９ｂにより選択されたことを検出し、コントロー
ラ１内のデータトランシーバ５よりデータバスｂ上に出
力されたデータを、データレシーバ１１により取り込み
、プラントへの出力データとする。

この動作において、パリティチェックは以下のように行
なわれる。すなわち、入力基板２とのデータ転送におい
ては、入力基板２内のパリティジェネレータ６ｂでプラ
ントからのデータに応じたパリティビットを生成し、パ
リティビット信号線Ｃを介してコントローラ１のパリテ
ィチェッカー７ａに送る。コントローラ１はこのパリテ
ィビットを基にデータトランシーバ５より取り込んだプ
ラントデータをチェックし、エラーを検出すれば、それ
を故障診断回路８に出力し、再度読出し等のエラー処理
を行なう。また、出力基板３とのデータ転送においては
データバスｂ上からデータレシーバ１１を介して入力さ
れたデータとコントローラ１内のパリティジェネレータ
６ａからのパリティビットをパリティチェッカー７ｂで
チェックし、その結果をパリティエラー信号線ｄ上に出
力し、エラーを検出した場合はコントローラ１内の故障
診断回路８で書込みパルスを禁止する等のエラー処理を
行なう。

上記構成において、パリティチェック機能の故障は誤入
力、誤出力につながり、システム動作上。

多大な影響を及ぼす問題点がある０例えば、出力基板３
内のパリティチェッカー７ｂは複数枚の出力基板に構成
するため、ワイアードオアで接続されるのが普通であり
、そのためのオープンコレクタ素子のオープンモードで
の故障は正常を示す側となり誤出力につながるものとな
る。

［発明の目的］ 本発明は上記問題点を解決し、信頼性の高いプロセスデ
ータ入出力装置の提供を目的とする。

［発明の概要］ 本発明は出力基板内に入力基板と同様のパリティジェネ
レータを、コントローラには入出力基板からのパリティ
ビットをチェックするパリティチェッカーを設け、入力
基板、出力基板両者のデータ転送共にコントローラ内の
パリティチェッカーでパリティチェックを行なうように
したものである。

［発明の実施例コ 第１図は本発明の一実施例に係るプロセスデータ入出力
装置の構成図を示したものである。

コントローラ１にはアドレスを出力するアドレスドライ
バ４、入出力基板２，３とのデータ転送を行なうデータ
トランシーバ５．入出力基板２，３との転送データとパ
リティビットをチェックするためのパリティチェッカー
７ａおよびパリティチェッカー７ａの出力により故障処
理を行なう故障診断回路８より成る。一方、入力基板２
はアドレスバスａからのアドレスをデコードし、選択さ
れたか否かを検出するためのデコーダ９ａ、データバス
ｂ上にプラントからのデータを出力するためのデータド
ライバー１０およびプラントからのデータに応じたパリ
ティビットを生成するパリティジェネレータ６ｂより成
る。また、出力基板３はアドレスバスａからのアドレス
をデコードし、選択されたが否かを検出するためのデコ
ーダ９ｂ、コントローラ１からのデータを入力し、プラ
ントへ出力するためのデータレシーバ１１およびデータ
レシーバ１１の出力データによりパリティビットを生成
し、パリティビット信号線Ｃ上に出力するパリティジェ
ネレータ６ｃより構成される。

第１図において、アドレスドライバー４とデータトラン
シーバ５の機能は第３図の従来装置と同様に入出力基板
２，３ヘアドレス出力およびデータ転送を行なうことで
ある０診断機能としてのパリティチェック方法は、入力
基板２とのデータ転送においては従来と同様、プラント
からのデータに応じたパリティジェネレータ６ｂの出力
であるパリティビットをコントローラ１内のパリティチ
ェッカー７ａでチェックする。一方、出力基板３とのデ
ータ転送においては、データレシーバ１１からのデータ
に基づいたパリティビットをバリティジェネレータロｃ
で生成して、コントローラ１に出力し、従来出力基板３
内で行なっていたパリティチェックを入力基板２の場合
と同様、コントローラ１内のパリティチェッカー７ａで
行なうようにする。

このように１本実施例では入出力基板２，３の転送共に
、パリティチェックをコントローラ１内で行ない、その
結果を故障診断回路８に送り、エラー処理を行なうよう
に構成している。この構成により、出力基板３内におけ
るパリティチェック機能の正常、異常をコントローラ１
で検出できる。この結果、従来生じていた出力基板３内
のパリティチェッカーに起因するプラントへの誤出力等
を未然に防止することができる。また、コントローラ１
がマイクロプロセッサ等で構成された場合は、自己診断
機能を有するので１本実施例のように構成することによ
り、プロセスデータ入出力装置の診断機能として重要な
パリティチェッカーの自己診断をコントローラ１内で行
なうことができ、しかもそれは１ケ所についてのみ行な
えばよいので、信頼性を格段に向上させることができる
。

尚、入出力基板２．３内のコントローラ１とのインタフ
ェース回路すなわちデコーダ９ａ　、　９ｂと、パリテ
ィジェネレータ６ｂ　、　６ｃは共通の回路になるので
、ゲートオアし、ハイブリッドＩＣ等の標準回路を使用
することができ、コンパクトな入出力基板とすることが
できる。

［発明の効果］ 以上説明したように本発明によれば、パリティチェッカ
ーをコントローラ内の１ケ所に置くことにより、より正
確なパリティチェックを行なうことができる。この結果
、信頼性の高いプロセスデータ入出力装置が得られるよ
うになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るプロセスデータ入出力
装置の構成図、第２図は一般的なプロセスデータ入出力
装置の概要図、第３図は従来のプロセスデータ入出力装
置の構成図である。 ■・・・コントローラ、２・・・入力基板、３・・・出
力基板、４・・・アドレスドライバ、５・・・データト
ランシーバ、６・・・パリティジェネレータ、７・・・
パリティチェッカー、８・・・故障診断回路。 ９・・・デコーダ、　１０・・・データドライバ、１１
・・・データレシーバ。 （７３１７）　　代理人　弁理士　則　近　　憲　佑（
ほか１名） 第１図 第２図 Ｌ−−＋＋＋　　−−−−−−−−−Ｊ第３図

Claims (1)

【特許請求の範囲】
1. プロセスを制御するコントローラと、前記プロセスから
   のデータを前記コントローラに入力する入力基板と、前
   記コントローラからのデータを前記プロセスに出力する
   出力基板とを備えるプロセスデータ入出力装置において
   、前記入力基板には前記プロセスからの入力データを受
   けてパリティビットを生成するパリティジェネレータを
   設けると共に、前記出力基板には前記コントローラから
   の出力データを受けてパリティビットを生成するパリテ
   ィジェネレータを設け、前記コントローラにはこれらの
   パリティジェネレータからのパリティビットを受けてチ
   ェックするパリティチェッカーを設けて、前記入出力デ
   ータのパリティチェックを前記コントローラ内で行なう
   ことを特徴とするプロセスデータ入出力装置。