JPS5917465B2 - チエツク装置 - Google Patents
チエツク装置Info
- Publication number
- JPS5917465B2 JPS5917465B2 JP51071604A JP7160476A JPS5917465B2 JP S5917465 B2 JPS5917465 B2 JP S5917465B2 JP 51071604 A JP51071604 A JP 51071604A JP 7160476 A JP7160476 A JP 7160476A JP S5917465 B2 JPS5917465 B2 JP S5917465B2
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- output
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- bus
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Description
【発明の詳細な説明】
この発明は、中央演算処理装置（以下ＣＰＵと略）とメ
モリ装置、入出力装置とから構成される制御装置におい
て、ＣＰＵとメモリ装置および入出力装置とを接続する
入出力データバス（共通接続線）の故障を検出して上記
制御装置が入出力データバスの故障によつて誤動作する
ことを防ぐことを目的とするものである。
モリ装置、入出力装置とから構成される制御装置におい
て、ＣＰＵとメモリ装置および入出力装置とを接続する
入出力データバス（共通接続線）の故障を検出して上記
制御装置が入出力データバスの故障によつて誤動作する
ことを防ぐことを目的とするものである。
また上記制御装置が何らかの誤動作を生じた場合、それ
が少くともＣＰＵの入出力データバスに関係あるか否か
を明確にすることによつて、制御装置の誤動作原因の分
析時間を短縮する効果を有するものである。従来いわゆ
るストアートプログラム方式の制御装置において、ＣＰ
Ｕにはメモリ装置の他に入出力データバスを介して多く
の入出力装置が接続されている。この場合上記制御装置
の故障診断方法としてソフトウェア的に処理する方法が
良く用いられているが、この方法では故障検出を完全に
行なうには多大のメモリ装置と制御時間を要し、実時間
内で処理しようとすると制御装置の制御能力を低下させ
るという欠点があつた。また上記方法では制御装置全体
としてどこかに故障があるという事は分つてもそれが具
体的にメモリ装置なのか、入出力装置なのか、入出力バ
スなのかという点までは判別し得ない事が多い。第１図
にストアートプログラム方式の制御装置の基本的なブロ
ック図を示す。
が少くともＣＰＵの入出力データバスに関係あるか否か
を明確にすることによつて、制御装置の誤動作原因の分
析時間を短縮する効果を有するものである。従来いわゆ
るストアートプログラム方式の制御装置において、ＣＰ
Ｕにはメモリ装置の他に入出力データバスを介して多く
の入出力装置が接続されている。この場合上記制御装置
の故障診断方法としてソフトウェア的に処理する方法が
良く用いられているが、この方法では故障検出を完全に
行なうには多大のメモリ装置と制御時間を要し、実時間
内で処理しようとすると制御装置の制御能力を低下させ
るという欠点があつた。また上記方法では制御装置全体
としてどこかに故障があるという事は分つてもそれが具
体的にメモリ装置なのか、入出力装置なのか、入出力バ
スなのかという点までは判別し得ない事が多い。第１図
にストアートプログラム方式の制御装置の基本的なブロ
ック図を示す。
第１図について説明すると、１はＣＰＵ、２はメモリ装
置、３１、３２〜３ｎは入力装置、４１、４２〜４ｎは
出力装置、５はＣＰＵの入力データバス、６はＣＰＵの
出力データバス、ＴはＣＰＵの双方向バス、８はメモリ
アドレス線、９１はメモリ装置２の出力データ線、９２
〜９ｎは外部機器からの入力データ線、１０１、１０２
〜１０ｎは入力装置３１、３２〜３ｎの選択信号線、１
１１はメモリ装置２の入力データ線、１１２〜１１ｎは
出力装置４２〜４ｎから外部機器への出力データ線、１
２１、１２２〜１２ｎは出力装置４１、４２〜４ｎの選
択信号線である。従来からメモリ装置２については、そ
のデータ信号に１ビットまたは２ビットのチェックビッ
トを付加してパリテイチェック等の検出方式によつてメ
モリ装置の誤まり検出がなされていたが、入力データバ
ス５や出力データバス６については適当な検出方法がな
く、前記のソフトウエア的方法に頼つていた。
置、３１、３２〜３ｎは入力装置、４１、４２〜４ｎは
出力装置、５はＣＰＵの入力データバス、６はＣＰＵの
出力データバス、ＴはＣＰＵの双方向バス、８はメモリ
アドレス線、９１はメモリ装置２の出力データ線、９２
〜９ｎは外部機器からの入力データ線、１０１、１０２
〜１０ｎは入力装置３１、３２〜３ｎの選択信号線、１
１１はメモリ装置２の入力データ線、１１２〜１１ｎは
出力装置４２〜４ｎから外部機器への出力データ線、１
２１、１２２〜１２ｎは出力装置４１、４２〜４ｎの選
択信号線である。従来からメモリ装置２については、そ
のデータ信号に１ビットまたは２ビットのチェックビッ
トを付加してパリテイチェック等の検出方式によつてメ
モリ装置の誤まり検出がなされていたが、入力データバ
ス５や出力データバス６については適当な検出方法がな
く、前記のソフトウエア的方法に頼つていた。
この場合メモリ装置の増大、制御能力の低下不良個所の
分析に多大の時間を要する等不具合があつた。
分析に多大の時間を要する等不具合があつた。
この発明は、このような従来の不具合点を解消し、入出
力バツフアと比較器とを用いて比較的簡単な構成で確実
に、また応答も速く入出力データバスの不良を検出する
ことができるチエツク装置を提供するものである。
力バツフアと比較器とを用いて比較的簡単な構成で確実
に、また応答も速く入出力データバスの不良を検出する
ことができるチエツク装置を提供するものである。
以下この発明のチエツク装置について第２図を用いて詳
細に説明する。
細に説明する。
第２図はこの発明の一実施例である。第２図において、
１，２，３１〜３ｎ，４１〜４ｎ，５〜８，９１〜９ｎ
，１０１〜１０ｎ，１１１〜１１ｎ，１２１〜１２ｎ，
は第１図に説明したものと同一である。１３は入力デー
タバス５とＣＰＵｌのバツフア装置である。
１，２，３１〜３ｎ，４１〜４ｎ，５〜８，９１〜９ｎ
，１０１〜１０ｎ，１１１〜１１ｎ，１２１〜１２ｎ，
は第１図に説明したものと同一である。１３は入力デー
タバス５とＣＰＵｌのバツフア装置である。
一般に入力データバス５には多数の入力装置が接続され
るため信号増巾整形のため設けるものであつて必らずし
も必要ではない。１４はＣＰＵｌと出力データバス６の
バツフア装置で信号増巾整形のため大低必要である。
るため信号増巾整形のため設けるものであつて必らずし
も必要ではない。１４はＣＰＵｌと出力データバス６の
バツフア装置で信号増巾整形のため大低必要である。
１５は比較器で、入力データバス５と出力データバス６
に接続され両者の一致を検出するもので、たとえば排他
的論理和回路等で構成される。
に接続され両者の一致を検出するもので、たとえば排他
的論理和回路等で構成される。
次にこの発明の動作について説明する。
第２図において、メモリ装置２および外部機器からのデ
ータは、入力装置３１〜３ｎを経由して入力データバス
５に伝達される。
ータは、入力装置３１〜３ｎを経由して入力データバス
５に伝達される。
この時人力データバス５には、入力装置選択信号（ＣＰ
Ｕから発．生される）の１０１〜１０ｎによつて選択さ
れた唯一つの入力装置のデータが伝達される。このデー
タ信号は入カデータバツフア１３を経由してＣＰＵｌへ
伝達されると共に、出力データバツフア１４を通して出
力データバス６にも伝えられる。．ただし、この時出力
装置選択信号は発生されてないので、外部出力側機器お
よびメモリ装置２に伝達されないようになつている。上
記入力データバス５の信号は、同時に比較器１５に入力
される。一方比較器１５には出力データバス６を介して
入入データが入力されており、ＣＰＵから発せられるデ
ータ入力タイミング信号１６によつて、前記入力データ
バス５からの入力データ信号と出力データバス６からの
入力データ信号の両者を用いて比較し、両者の一致を検
出するものである。もし入力データバスまたは出力デー
タバスのいずれかが故障していれば、比較器１５は入出
力バス不良の警報信号を発生する。このチエツクは入力
装置がデータを入力する毎に行なわれ、しかもＣＰＵの
制御時間に影響を与えることなく実時間で行なうことが
できる。以上の説明から明らかなように、この発明のチ
エツク装置を具備することによつて、いわゆるストアー
トプログラム方式の制御装置において、その入出力デー
タバスの誤動作を検出することによつて、前記制御装置
の誤制御を未然に防ぐことができる。
Ｕから発．生される）の１０１〜１０ｎによつて選択さ
れた唯一つの入力装置のデータが伝達される。このデー
タ信号は入カデータバツフア１３を経由してＣＰＵｌへ
伝達されると共に、出力データバツフア１４を通して出
力データバス６にも伝えられる。．ただし、この時出力
装置選択信号は発生されてないので、外部出力側機器お
よびメモリ装置２に伝達されないようになつている。上
記入力データバス５の信号は、同時に比較器１５に入力
される。一方比較器１５には出力データバス６を介して
入入データが入力されており、ＣＰＵから発せられるデ
ータ入力タイミング信号１６によつて、前記入力データ
バス５からの入力データ信号と出力データバス６からの
入力データ信号の両者を用いて比較し、両者の一致を検
出するものである。もし入力データバスまたは出力デー
タバスのいずれかが故障していれば、比較器１５は入出
力バス不良の警報信号を発生する。このチエツクは入力
装置がデータを入力する毎に行なわれ、しかもＣＰＵの
制御時間に影響を与えることなく実時間で行なうことが
できる。以上の説明から明らかなように、この発明のチ
エツク装置を具備することによつて、いわゆるストアー
トプログラム方式の制御装置において、その入出力デー
タバスの誤動作を検出することによつて、前記制御装置
の誤制御を未然に防ぐことができる。
また構成要素は集積回路（ＩＣ）で比較的簡単に構成で
き、全体的に簡単な構成で検出動作が速く、実時間で確
実に検出でき実用上の利点も多大である。
き、全体的に簡単な構成で検出動作が速く、実時間で確
実に検出でき実用上の利点も多大である。
第１図は従来のストアートプログラム方式制御装置の基
本プロツク図、第２図はこの発明の一実施例を示すプロ
ツク図であり、図において１はＣＰＵｌ２はメモリ装置
、３１，３２〜３ｎは入力装置、４１，４２〜４ｎは出
力装置、５はＣＰＵの入力データバス、６はＣＰＵの出
力データバス、７は双方向性バス、８はメモリアドレス
線、９１はメモリ装置２の出力データ線、９２〜９ｎは
外部機器からの入力データ線、１０１，１０２〜１０ｎ
は入力装置の選択信号線、１１１はメモリ装置２の入力
データ線、１１２〜１１ｎは出力装置から外部機器への
出力データ線、１２１，１２２〜１２ｎは出力装置の選
択信号線、１３は入カデータバスバツフア、１４は出力
データバスバツフア、１５は比較器、１６はＣＰＵｌか
らのタイミング信号線である。
本プロツク図、第２図はこの発明の一実施例を示すプロ
ツク図であり、図において１はＣＰＵｌ２はメモリ装置
、３１，３２〜３ｎは入力装置、４１，４２〜４ｎは出
力装置、５はＣＰＵの入力データバス、６はＣＰＵの出
力データバス、７は双方向性バス、８はメモリアドレス
線、９１はメモリ装置２の出力データ線、９２〜９ｎは
外部機器からの入力データ線、１０１，１０２〜１０ｎ
は入力装置の選択信号線、１１１はメモリ装置２の入力
データ線、１１２〜１１ｎは出力装置から外部機器への
出力データ線、１２１，１２２〜１２ｎは出力装置の選
択信号線、１３は入カデータバスバツフア、１４は出力
データバスバツフア、１５は比較器、１６はＣＰＵｌか
らのタイミング信号線である。
Claims (1)
- １ 複数の入力装置を入力バネを介し、かつ複数の出力
装置を出力バスを介して中央処理装置に接続した制御装
置のチェック装置において、上記入力バスのデータと上
記出力バスとのデータとを比較する比較器と、上記入力
バスのデータを上記出力バスへ転送するバスバッファと
を備え、上記中央処理装置により特定の上記入力装置を
選択してデータのアクセスをさせ、上記比較器の比較結
果により上記入力バス及び出力バスの故障の判断をする
ようにしたことを特徴とするチェック装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51071604A JPS5917465B2 (ja) | 1976-06-16 | 1976-06-16 | チエツク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51071604A JPS5917465B2 (ja) | 1976-06-16 | 1976-06-16 | チエツク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52153639A JPS52153639A (en) | 1977-12-20 |
| JPS5917465B2 true JPS5917465B2 (ja) | 1984-04-21 |
Family
ID=13465415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51071604A Expired JPS5917465B2 (ja) | 1976-06-16 | 1976-06-16 | チエツク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917465B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330940U (ja) * | 1986-08-13 | 1988-02-29 |
-
1976
- 1976-06-16 JP JP51071604A patent/JPS5917465B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330940U (ja) * | 1986-08-13 | 1988-02-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52153639A (en) | 1977-12-20 |
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