JPS61160558U - - Google Patents

Description

【図面の簡単な説明】

第１図は、本考案の一実施例を示す構成図、第
２図は、本考案の一実施例の動作図、第３図は、
本考案の他の実施例を示す構成図、第４図は、本
考案の更に他の実施例を示す構成図、第５図は、
従来例を示す構成図である。 ＤＡＣｉ……Ｄ／Ａ変換器、ＡＤ……加算器、
ＳＡＨ……サンプル・ホールド回路、ＡＤＣ……
Ａ／Ｄ変換器、ＣＴＬ……制御部。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 複数のデイジタル信号を夫々のデイジタル
   ・アナログ変換器に同時に与え、該デイジタル・
   アナログ変換器からのアナログ信号を加算器の加
   算点に与え、該加算器の出力信号をアナログ・デ
   イジタル信号変換器を介して出力する構成とした
   ことを特徴とするデイジタル信号同時並列加算装
   置。 (2) 前記加算器が演算増幅器で構成されること
   を特徴とする実用新案登録請求の範囲第(1)項の
   デイジタル信号同時並列加算装置。 (3) 前記加算器が前記デイジタル・アナログ変
   換器からのアナログ信号を重畳させる一の抵抗素
   子で構成されることを特徴とする実用新案登録請
   求の範囲第(1)項のデイジタル信号同時並列加算
   装置。 (4) 前記加算器の出力信号がサンプル・ホール
   ド回路を介して前記アナログ・デイジタル変換器
   に与えられる構成であることを特徴とする実用新
   案登録請求の範囲第(1)項のデイジタル信号同時
   並列加算装置。 (5) 前記演算増幅器が前記デイジタル・アナロ
   グ変換器からのアナログ信号を抵抗素子を介して
   、又は、直接与えられる構成であることを特徴と
   する実用新案登録請求の範囲第(2)項のデイジタ
   ル信号同時並列加算装置。