JPS61168431U - - Google Patents
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- Publication number
- JPS61168431U JPS61168431U JP5223585U JP5223585U JPS61168431U JP S61168431 U JPS61168431 U JP S61168431U JP 5223585 U JP5223585 U JP 5223585U JP 5223585 U JP5223585 U JP 5223585U JP S61168431 U JPS61168431 U JP S61168431U
- Authority
- JP
- Japan
- Prior art keywords
- digital
- adder
- signal
- analog
- addition
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- Pending
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- 238000010586 diagram Methods 0.000 description 4
Description
第１図は、本考案の一実施例を示す構成図、第
２図は、本考案の一実施例の動作図、第３図は、
本考案の他の実施例を示す構成図、第４図は、従
来例を示す構成図である。 ＤＡＣｉ……Ｄ／Ａ変換器、ＡＤ……加算器、
ＳＡＨ……サンプル・ホールド回路、ＡＤＣ……
Ａ／Ｄ変換器、ＣＴＬ……制御部。
２図は、本考案の一実施例の動作図、第３図は、
本考案の他の実施例を示す構成図、第４図は、従
来例を示す構成図である。 ＤＡＣｉ……Ｄ／Ａ変換器、ＡＤ……加算器、
ＳＡＨ……サンプル・ホールド回路、ＡＤＣ……
Ａ／Ｄ変換器、ＣＴＬ……制御部。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 複数のデイジタル信号を夫々のデイジタル
・アナログ変換器に同時に与えてアナログ電圧信
号を得、夫々のアナログ電圧信号に乗算する数値
に対応する抵抗値を個々に有する抵抗器を介して
加算器の加算点に与え、該加算器の出力信号をア
ナログ・デイジタル変換器を介して出力する構成
としたことを特徴とするデイジタル信号同時並列
乗算加算装置。 (2) 前記加算器が演算増幅器で構成されること
を特徴とする実用新案登録請求の範囲第(1)項の
デイジタル信号同時並列乗算加算装置。 (3) 前記加算器の出力信号がサンプル・ホール
ド回路を介して前記アナログ・デイジタル変換器
に与えられる構成であることを特徴とする実用新
案登録請求の範囲第(1)項のデイジタル信号同時
並列乗算加算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223585U JPS61168431U (ja) | 1985-04-09 | 1985-04-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223585U JPS61168431U (ja) | 1985-04-09 | 1985-04-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168431U true JPS61168431U (ja) | 1986-10-18 |
Family
ID=30572007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223585U Pending JPS61168431U (ja) | 1985-04-09 | 1985-04-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168431U (ja) |
-
1985
- 1985-04-09 JP JP5223585U patent/JPS61168431U/ja active Pending
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