JPS61160945A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61160945A JPS61160945A JP60001623A JP162385A JPS61160945A JP S61160945 A JPS61160945 A JP S61160945A JP 60001623 A JP60001623 A JP 60001623A JP 162385 A JP162385 A JP 162385A JP S61160945 A JPS61160945 A JP S61160945A
- Authority
- JP
- Japan
- Prior art keywords
- island
- chip
- bonding
- wire
- plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は樹脂封止型半導体装置とくに集積回路の製造工
程において、ワイヤボンディング工程に関するものであ
る。従来ボンデイング工程は、リードフレーム全固定し
次状態で実施し、ボンデイング後、ワイヤとリードフレ
ームおよびアイランドの相対位置は固定されている。こ
の方法の場合、ワイヤがチックに接近し次状態でボンデ
ィングされると、その後の封入工程でワイヤとチックが
接触する、いわゆるエツジタッチを起こす恐れがある。
程において、ワイヤボンディング工程に関するものであ
る。従来ボンデイング工程は、リードフレーム全固定し
次状態で実施し、ボンデイング後、ワイヤとリードフレ
ームおよびアイランドの相対位置は固定されている。こ
の方法の場合、ワイヤがチックに接近し次状態でボンデ
ィングされると、その後の封入工程でワイヤとチックが
接触する、いわゆるエツジタッチを起こす恐れがある。
本発明は、上記エツジタッチを防ぐ九めに、ボンディン
グ後リードフレームの弾性管利用して、アイランド會、
ワイヤの存在する側と反対方向へ移動するものでるる〇 従来のボンデイング工程によって炸裂され次。
グ後リードフレームの弾性管利用して、アイランド會、
ワイヤの存在する側と反対方向へ移動するものでるる〇 従来のボンデイング工程によって炸裂され次。
ワイヤおよびリードフレームの測面図を第１図に示す。
第１図において、１がアイランド、２がリードステッチ
、３がチップ、４がワイヤでめる。
、３がチップ、４がワイヤでめる。
本発明は、上述の従来のボンデイング工程に、アイラン
ドに相当する大きさの押し上げ板を用いる。本発明によ
るボンデイング工程について、ボンデイング時の６１１
面図および上面図を、各々ＷＩｚ図ａ、第２図すに示す
。第２図ａにおいて、５がアイランド、６がリードステ
ッチ、７がチッ７゜８がワイヤで６９．９はアイランド
５金浮かせる几めの押し上げ板でるる。同様に第２図す
において１０がアイランド、１１がリードステッチ、１
２がチップ、１３がワイヤである。また第３図において
１４がアイランド、１５がリードステッチ。
ドに相当する大きさの押し上げ板を用いる。本発明によ
るボンデイング工程について、ボンデイング時の６１１
面図および上面図を、各々ＷＩｚ図ａ、第２図すに示す
。第２図ａにおいて、５がアイランド、６がリードステ
ッチ、７がチッ７゜８がワイヤで６９．９はアイランド
５金浮かせる几めの押し上げ板でるる。同様に第２図す
において１０がアイランド、１１がリードステッチ、１
２がチップ、１３がワイヤである。また第３図において
１４がアイランド、１５がリードステッチ。
１６がチップ、１７がワイヤであり、１８はワイヤとチ
ップを隔てる空間である。
ップを隔てる空間である。
本発明では、ボンデイングはＷＥ２図ａの状態で行なわ
れる。そしてボンデイング終了後第２図ａの押し上げ板
９を取り去ることによシ、アイランド自体の弾性によっ
て押し上げ板の厚さ分だけ、アイランドが低くなシ、第
３図の状態に移行する。
れる。そしてボンデイング終了後第２図ａの押し上げ板
９を取り去ることによシ、アイランド自体の弾性によっ
て押し上げ板の厚さ分だけ、アイランドが低くなシ、第
３図の状態に移行する。
この結果、第２図ａで、ワイヤとチップが接近してい死
場合でも、アイランドが低くなることによってワイヤと
チップの距離（第３図１８）が大きくなるため、エツジ
タッチの可能性が低くなることが期待できる。本発明は
すべての樹脂封止型半導体に適用することができる。従
来、封入後のエツジタッチ危険性を確認すること、およ
びスクリーニング除去が困難であり九が１本発明による
工程を導入することにより、エツジタッチによる市場不
良が大幅に減少する。本実施例は押し上げ板だけを用い
て説明しているが、ワイヤボンデイング時のリードフレ
ームのズレ全防止する固定治具ｔ−ＩＪ−トスチッチ、
リードフレームに使用することも考えられる。
場合でも、アイランドが低くなることによってワイヤと
チップの距離（第３図１８）が大きくなるため、エツジ
タッチの可能性が低くなることが期待できる。本発明は
すべての樹脂封止型半導体に適用することができる。従
来、封入後のエツジタッチ危険性を確認すること、およ
びスクリーニング除去が困難であり九が１本発明による
工程を導入することにより、エツジタッチによる市場不
良が大幅に減少する。本実施例は押し上げ板だけを用い
て説明しているが、ワイヤボンデイング時のリードフレ
ームのズレ全防止する固定治具ｔ−ＩＪ−トスチッチ、
リードフレームに使用することも考えられる。
第１図に従来のボンデイング工程終了後のチップ及びリ
ードフレーム側面図であり、１がアイランド、２がリー
ドステッチ、３がチップ、４がワイヤである。 第２図ａ及び第２図すは、本発明の実施例によるポンデ
ィング工程におけるチップ及びリードフレームの側面図
及び上面図でめる。第２図ａで５がアイランド、６がリ
ードステッチ、７がチップ。 ８がワイヤ、９がアイランド５會浮かせる友めの押し上
げ板でおる。また第２図すで１０がアイランド、１１が
リードステッチ、１２がチップ、１３がワイヤである。 第３図は第２図ａによるボンデイング終了後の状態を示
す側面図であり、１４がアイランド、１５がリードステ
ッチ、１６がチップ、１７がワイヤ。 １８がワイヤとチップを隔てる空間でろる。
ードフレーム側面図であり、１がアイランド、２がリー
ドステッチ、３がチップ、４がワイヤである。 第２図ａ及び第２図すは、本発明の実施例によるポンデ
ィング工程におけるチップ及びリードフレームの側面図
及び上面図でめる。第２図ａで５がアイランド、６がリ
ードステッチ、７がチップ。 ８がワイヤ、９がアイランド５會浮かせる友めの押し上
げ板でおる。また第２図すで１０がアイランド、１１が
リードステッチ、１２がチップ、１３がワイヤである。 第３図は第２図ａによるボンデイング終了後の状態を示
す側面図であり、１４がアイランド、１５がリードステ
ッチ、１６がチップ、１７がワイヤ。 １８がワイヤとチップを隔てる空間でろる。
Claims (1)
- 樹脂封止型半導体装置の組立製造におけるワイヤボン
デイング時に、リードフレームのうちチップを搭載する
部分を、最終リードフレームが形造る平面より上げた状
態でボンデイングを行い、ボンデイング終了後再びアイ
ランドを、該平面に戻す工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001623A JPS61160945A (ja) | 1985-01-09 | 1985-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001623A JPS61160945A (ja) | 1985-01-09 | 1985-01-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61160945A true JPS61160945A (ja) | 1986-07-21 |
Family
ID=11506655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001623A Pending JPS61160945A (ja) | 1985-01-09 | 1985-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160945A (ja) |
-
1985
- 1985-01-09 JP JP60001623A patent/JPS61160945A/ja active Pending
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