JPS61161549A - マイクロプログラム格納メモリのパリテイチエツク方式 - Google Patents
マイクロプログラム格納メモリのパリテイチエツク方式Info
- Publication number
- JPS61161549A JPS61161549A JP60002721A JP272185A JPS61161549A JP S61161549 A JPS61161549 A JP S61161549A JP 60002721 A JP60002721 A JP 60002721A JP 272185 A JP272185 A JP 272185A JP S61161549 A JPS61161549 A JP S61161549A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- parity check
- processing unit
- central processing
- storage memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二重化中央処理装置におけるマイクロプログ
ラムを格納したメモリのパリティチェックを行う方式に
係り、特に現用（ＡＣＴ）系の中央処理装置から待機（
ＳＢＹ）系の中央処理装置に対して診断時のマイクロプ
ログラムメモリの全エリアのチェックを行わせる際にお
けるパリティチェック方式に関するものである。
ラムを格納したメモリのパリティチェックを行う方式に
係り、特に現用（ＡＣＴ）系の中央処理装置から待機（
ＳＢＹ）系の中央処理装置に対して診断時のマイクロプ
ログラムメモリの全エリアのチェックを行わせる際にお
けるパリティチェック方式に関するものである。
二重化された中央処理装置（ＣＣ）においては、現用系
のＣＧ （八ＣＴ−ＣＣ）から待機系のＣＣ（ＳＢＹ−
ＣＣ）に切り替えを行うに先立って、待機系ＣＣの正常
性を確認するため待機系ＣＣのマイクロプログラムの全
エリアに対するパリティチェックを行うことが必要であ
る。
のＣＧ （八ＣＴ−ＣＣ）から待機系のＣＣ（ＳＢＹ−
ＣＣ）に切り替えを行うに先立って、待機系ＣＣの正常
性を確認するため待機系ＣＣのマイクロプログラムの全
エリアに対するパリティチェックを行うことが必要であ
る。
従来このようなマイクロプログラム格納メモリのパリテ
ィチェックを行う場合には、現用系のＣＣから待機系の
ＣＣに対してクロック供給の停止を行わせ、その後待機
系ＣＣ内のマイクロプログラム格納メモリのアドレスを
順次指定して、待機系ＣＣ内でマイクロプログラムの内
容を逐次読み出させ、これによって待機系のＣＣがパリ
ティチェックを行うようにしていた。この際待機系のＣ
Ｃがクロツクの供給を停止するのは、マイクロプログラ
ムを読み出すことによって、待機系のＣＣがマイクロプ
ログラム制御による動作を行うことがないようにするた
めである。
ィチェックを行う場合には、現用系のＣＣから待機系の
ＣＣに対してクロック供給の停止を行わせ、その後待機
系ＣＣ内のマイクロプログラム格納メモリのアドレスを
順次指定して、待機系ＣＣ内でマイクロプログラムの内
容を逐次読み出させ、これによって待機系のＣＣがパリ
ティチェックを行うようにしていた。この際待機系のＣ
Ｃがクロツクの供給を停止するのは、マイクロプログラ
ムを読み出すことによって、待機系のＣＣがマイクロプ
ログラム制御による動作を行うことがないようにするた
めである。
従来のマイクロプログラム格納メモリのパリティチェッ
ク方式においては、パリティチェックを行うべき待機系
ＣＣのマイクロプログラムのアドレスを、現用系ＣＣか
ら待機系ＣＣに対して逐一送出する必要があり、そのた
め待機系ＣＣのマイクロプログラム格納メモリのチェッ
クに要する処理時間が著しく長くなるという問題があっ
た。
ク方式においては、パリティチェックを行うべき待機系
ＣＣのマイクロプログラムのアドレスを、現用系ＣＣか
ら待機系ＣＣに対して逐一送出する必要があり、そのた
め待機系ＣＣのマイクロプログラム格納メモリのチェッ
クに要する処理時間が著しく長くなるという問題があっ
た。
本発明のマイクロプログラム格納メモリのパリティチェ
ック方式は、特定情報を送出する手段を現用系中央処理
装置に設けるとともに、該特定情報を検出する手段を待
機系中央処理装置に設け、待機系中央処理装置において
この特定情報が検出されたときマイクロプログラム発生
手段から順次マイクロプログラム格納メモリのアドレス
を発生してマイクロプログラムを読み出してパリティチ
ェックを行うようにしたものである。
ック方式は、特定情報を送出する手段を現用系中央処理
装置に設けるとともに、該特定情報を検出する手段を待
機系中央処理装置に設け、待機系中央処理装置において
この特定情報が検出されたときマイクロプログラム発生
手段から順次マイクロプログラム格納メモリのアドレス
を発生してマイクロプログラムを読み出してパリティチ
ェックを行うようにしたものである。
本発明の方式では、現用系中央処理装置から特定情報が
送られたとき、待機系中央処理装置はパリティチェック
を指示されたと判断し、マイクロプログラム格納メモリ
のアドレスを順次発生してマイクロプログラムを読み出
してパリティチェックを行うので、待機系中央処理装置
のマイクロプログラム格納メモリのパリティチェックを
行うとき、現用系中央処理装置からマイクロプログラム
アドレスを逐一送出する必要がなくなるとともに、待機
系中央処理装置のクロックの供給停止の処理も必要がな
くなる。
送られたとき、待機系中央処理装置はパリティチェック
を指示されたと判断し、マイクロプログラム格納メモリ
のアドレスを順次発生してマイクロプログラムを読み出
してパリティチェックを行うので、待機系中央処理装置
のマイクロプログラム格納メモリのパリティチェックを
行うとき、現用系中央処理装置からマイクロプログラム
アドレスを逐一送出する必要がなくなるとともに、待機
系中央処理装置のクロックの供給停止の処理も必要がな
くなる。
図は本発明のマイクロプログラム格納メモリのパリティ
チェック方式の一実施例を示したものであって、１は現
用系のＣＧ （ＡＣＴ−ＣＣ） 、２は待機系のＣＧ
（ＳＢＹ−ＣＣ） 、３は現用系ｃｃの主記憶装置で゛
あり、現用系ＣＣＩにおいて１１はシフトレジスタ（Ｓ
ＦＲ） 、１２は転送制御部である。また待機系ＣＣ２
において２１はシフトレジスタ（ＳＦＲ） 、２２はゲ
ート、火はオール″Ｏ″検出部、Ｕはゲート、四はパリ
ティチェック指定フリップフロップ、妬はシーケンス制
御部、２７はマイクロプログラム格納メモリ（ＣＭ）
、２８はパリティエラーチェック回路、２９は割込（Ｉ
Ｓ）フリップフロップ、３０はマイクロプログラム格納
レジスタ（ＣＭＩＲ）である。
チェック方式の一実施例を示したものであって、１は現
用系のＣＧ （ＡＣＴ−ＣＣ） 、２は待機系のＣＧ
（ＳＢＹ−ＣＣ） 、３は現用系ｃｃの主記憶装置で゛
あり、現用系ＣＣＩにおいて１１はシフトレジスタ（Ｓ
ＦＲ） 、１２は転送制御部である。また待機系ＣＣ２
において２１はシフトレジスタ（ＳＦＲ） 、２２はゲ
ート、火はオール″Ｏ″検出部、Ｕはゲート、四はパリ
ティチェック指定フリップフロップ、妬はシーケンス制
御部、２７はマイクロプログラム格納メモリ（ＣＭ）
、２８はパリティエラーチェック回路、２９は割込（Ｉ
Ｓ）フリップフロップ、３０はマイクロプログラム格納
レジスタ（ＣＭＩＲ）である。
待機系ＣＣ２のチェックを行う場合には、現用系ＣＣＩ
は主記憶装置３からチェック時の制御情報を読み出して
、シフトレジスタ１１にセットする。この情報はマイク
ロプログラムのパリティチェック実行のコマンドパート
（ＣＨＤ）と、マイクロプログラム（μＰ）アドレスの
特定番地例えばオール″０″とを含むものである。この
情報は現用系ＣＣ内の転送制御部１２からの転送制御に
基づいて、例えばシリアルに待機系ＣＣ２に送られ、待
機系ＣＯ２内のシフトレジスタ２１にセットされる。
は主記憶装置３からチェック時の制御情報を読み出して
、シフトレジスタ１１にセットする。この情報はマイク
ロプログラムのパリティチェック実行のコマンドパート
（ＣＨＤ）と、マイクロプログラム（μＰ）アドレスの
特定番地例えばオール″０″とを含むものである。この
情報は現用系ＣＣ内の転送制御部１２からの転送制御に
基づいて、例えばシリアルに待機系ＣＣ２に送られ、待
機系ＣＯ２内のシフトレジスタ２１にセットされる。
転送終了時現用系ＣＣＩの転送制御部１２から起動信号
が送出され、さらに待機系ＣＣの動作停止状態を示す信
号５ＴＯＰが発生しているとき、シフトレジスタ２１に
セットされたコマンドパート（ＣＨＤ）よにってゲート
２２から出力を発生する。一方、オール“０”検出部詔
は、シフトレジスタ２１において上位にセットされてい
る、マイクロプログラム（μＰ）アドレスのオール′″
０′″を検出して出力を発生する。これによってゲート
２４は出力を発生して、パリティチェック指定フリップ
フロップ５をセットする。
が送出され、さらに待機系ＣＣの動作停止状態を示す信
号５ＴＯＰが発生しているとき、シフトレジスタ２１に
セットされたコマンドパート（ＣＨＤ）よにってゲート
２２から出力を発生する。一方、オール“０”検出部詔
は、シフトレジスタ２１において上位にセットされてい
る、マイクロプログラム（μＰ）アドレスのオール′″
０′″を検出して出力を発生する。これによってゲート
２４は出力を発生して、パリティチェック指定フリップ
フロップ５をセットする。
シーケンス制御部側はフリップフロップ器がセットされ
たとき、パリティチェックのシーケンスを開始する。シ
ーケンス制御部側は、マイクロプログラム格納メモリｎ
に格納されている、マイクロプログラムのパリティチェ
ックの制御を行うため、マイクロアドレスを出力する。
たとき、パリティチェックのシーケンスを開始する。シ
ーケンス制御部側は、マイクロプログラム格納メモリｎ
に格納されている、マイクロプログラムのパリティチェ
ックの制御を行うため、マイクロアドレスを出力する。
マイクロアドレスはマイクロプログラムの全ワード数に
対応するものであり、初期値がオール″０”であって、
順次＋１される。マイクロプログラム格納メモリ２７は
これによって、すべてのマイクロプログラムを順次出力
する。
対応するものであり、初期値がオール″０”であって、
順次＋１される。マイクロプログラム格納メモリ２７は
これによって、すべてのマイクロプログラムを順次出力
する。
パリティエラーチェック回路２８は出力されたマイクロ
プログラムを逐次パリティチェックし、エラーが検出さ
れたとき、割込フリップフロップ２９をセットする。こ
れによって現用系ＣＣＩに割り込みがかけられ、現用系
ＣＣＩは待機系ＣＣ２が正常でないことを認識すること
ができる。
プログラムを逐次パリティチェックし、エラーが検出さ
れたとき、割込フリップフロップ２９をセットする。こ
れによって現用系ＣＣＩに割り込みがかけられ、現用系
ＣＣＩは待機系ＣＣ２が正常でないことを認識すること
ができる。
マイクロプログラム格納レジスタ３０は、常時はマイク
ロプログラム格納メモリ２７から読み出されたマイクロ
プログラムを待機系ＣＯ２内に転送し、これによって待
機系ＣＣ２が所要の動作を行うが、パリティチェック実
行中はマイクロプログラム格納レジスタ３０はＮＯＰ
（無能）化されてマイクロプログラムは出力されず、従
って待機系ＣＣ２はマイクロプログラムによって動作を
開始することはない。
ロプログラム格納メモリ２７から読み出されたマイクロ
プログラムを待機系ＣＯ２内に転送し、これによって待
機系ＣＣ２が所要の動作を行うが、パリティチェック実
行中はマイクロプログラム格納レジスタ３０はＮＯＰ
（無能）化されてマイクロプログラムは出力されず、従
って待機系ＣＣ２はマイクロプログラムによって動作を
開始することはない。
シーケンス制御部邪のマイクロアドレスがカウントオー
バしたとき、すなわちパリティチェックが終了したとき
は、アドレスオーバ信号が出力されてパリティチェック
指定フリップフロップ５はクリアされ、これによってシ
ーケンス制御部２６は初期化されるとともに、マイクロ
プログラム格納レジスタ３０はＮＯＰを解かれて、待機
系ＣＣ２は動作可能な状態となる。
バしたとき、すなわちパリティチェックが終了したとき
は、アドレスオーバ信号が出力されてパリティチェック
指定フリップフロップ５はクリアされ、これによってシ
ーケンス制御部２６は初期化されるとともに、マイクロ
プログラム格納レジスタ３０はＮＯＰを解かれて、待機
系ＣＣ２は動作可能な状態となる。
以上説明したように本発明のマイクロプログラム格納メ
モリのパリティチェック方式によれば、特定情報を送出
する手段を現用系中央処理装置に設けるとともに、該特
定情報を検出する手段を待機系中央処理装置に謙け、待
機系中央処理装置においてこの特定情報が検出されたと
きマイクロプログラム発生手段から順次マイクロプログ
ラム格納メモリのアドレスを発生してマイクロプログラ
ムを読み出してパリティチェックを行うようにしたので
、現用系中央処理装置から待機系中央処理装置における
マイクロプログラム格納メモリのパリティチェックを行
わせる際に、現用系中央処理装置からマイクロプログラ
ムアドレスを逐一送出する必要がなくなり、従ってパリ
ティチェックの処理時間が大幅に短縮される。また待機
系中央処理装置のクロックの供給停止を行う必要がなく
なり、処理が簡単になる。
モリのパリティチェック方式によれば、特定情報を送出
する手段を現用系中央処理装置に設けるとともに、該特
定情報を検出する手段を待機系中央処理装置に謙け、待
機系中央処理装置においてこの特定情報が検出されたと
きマイクロプログラム発生手段から順次マイクロプログ
ラム格納メモリのアドレスを発生してマイクロプログラ
ムを読み出してパリティチェックを行うようにしたので
、現用系中央処理装置から待機系中央処理装置における
マイクロプログラム格納メモリのパリティチェックを行
わせる際に、現用系中央処理装置からマイクロプログラ
ムアドレスを逐一送出する必要がなくなり、従ってパリ
ティチェックの処理時間が大幅に短縮される。また待機
系中央処理装置のクロックの供給停止を行う必要がなく
なり、処理が簡単になる。
図は本発吋（イクロプログラム格納メモリのパリティチ
ェック方式の一実施例を示す図である。 ｌ・・−現用系中央制御装置（ＡＣＴ−ＣＣ） 、２−
待機系中央制御装置（ＳＢＹ−ＣＣ） 、３−主記憶、
１１・・・シフトレジスタ（ＳＦＲ） 、１２・−−−
−一転送制御部、２１−シフトレジスタ（ＳＰＲ） 、
２２・−ゲート、詔−オール“Ｏ”検出部、２４・−ゲ
ート、部−パリティチェック指定フリップフロップ、２
６〜・−シーケンス制？１１部、２７−マイクロプログ
ラム格納メモリ （ＣＭ）、ｎ−・パリティエラーチェ
ック回路、四・−割込（Ｉｓ）フリップフロップ、３０
−マイクロプログラム格納レジスタ（ＣＭＩＲ）
ェック方式の一実施例を示す図である。 ｌ・・−現用系中央制御装置（ＡＣＴ−ＣＣ） 、２−
待機系中央制御装置（ＳＢＹ−ＣＣ） 、３−主記憶、
１１・・・シフトレジスタ（ＳＦＲ） 、１２・−−−
−一転送制御部、２１−シフトレジスタ（ＳＰＲ） 、
２２・−ゲート、詔−オール“Ｏ”検出部、２４・−ゲ
ート、部−パリティチェック指定フリップフロップ、２
６〜・−シーケンス制？１１部、２７−マイクロプログ
ラム格納メモリ （ＣＭ）、ｎ−・パリティエラーチェ
ック回路、四・−割込（Ｉｓ）フリップフロップ、３０
−マイクロプログラム格納レジスタ（ＣＭＩＲ）
Claims (1)
- 現用系中央処理装置から待機系中央処理装置におけるマ
イクロプログラム格納メモリのパリティチェックを行わ
せる方式において、特定情報を送出する手段を現用系中
央処理装置に設けるとともに、該特定情報を検出する手
段を待機系中央処理装置に設け、待機系中央処理装置に
おいて該特定情報が検出されたときマイクロプログラム
発生手段から順次マイクロプログラム格納メモリのアド
レスを発生してマイクロプログラムを読み出してパリテ
ィチェックを行うことを特徴とするマイクロプログラム
格納メモリのパリティチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002721A JPS61161549A (ja) | 1985-01-11 | 1985-01-11 | マイクロプログラム格納メモリのパリテイチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002721A JPS61161549A (ja) | 1985-01-11 | 1985-01-11 | マイクロプログラム格納メモリのパリテイチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161549A true JPS61161549A (ja) | 1986-07-22 |
Family
ID=11537170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60002721A Pending JPS61161549A (ja) | 1985-01-11 | 1985-01-11 | マイクロプログラム格納メモリのパリテイチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161549A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162944A (ja) * | 1987-12-18 | 1989-06-27 | Fujitsu Ltd | 自己診断方式 |
-
1985
- 1985-01-11 JP JP60002721A patent/JPS61161549A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162944A (ja) * | 1987-12-18 | 1989-06-27 | Fujitsu Ltd | 自己診断方式 |
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