JPS61161821A - 相補型ｍｏｓ集積回路 - Google Patents
相補型ｍｏｓ集積回路Info
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- JPS61161821A JPS61161821A JP60002731A JP273185A JPS61161821A JP S61161821 A JPS61161821 A JP S61161821A JP 60002731 A JP60002731 A JP 60002731A JP 273185 A JP273185 A JP 273185A JP S61161821 A JPS61161821 A JP S61161821A
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- JP
- Japan
- Prior art keywords
- type
- diffusion layer
- circuit
- latchup
- output
- Prior art date
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- Pending
Links
- 230000000295 complement effect Effects 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 230000007257 malfunction Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳ集積回路に関する。
従来、相補型ＭＯＳ集積回路（以下、０ＭＯＳ−子２に
入ってくる内部セルからの信号を２段のインバータ３を
介して大きいチャネル幅を持ったインバータ４に入力し
、このインバータ４の大きい駆動力で、ＰＡＤ５を介し
て外部のＩＣを駆動する。なお、第３図において、６は
電源端子、７は接地端子、Ｑ１〜Ｑ３はＰチャネルトラ
ンジスタ、Ｑ４〜Ｑ＠はＮチャネルトランジスタである
。
入ってくる内部セルからの信号を２段のインバータ３を
介して大きいチャネル幅を持ったインバータ４に入力し
、このインバータ４の大きい駆動力で、ＰＡＤ５を介し
て外部のＩＣを駆動する。なお、第３図において、６は
電源端子、７は接地端子、Ｑ１〜Ｑ３はＰチャネルトラ
ンジスタ、Ｑ４〜Ｑ＠はＮチャネルトランジスタである
。
しかし、この様な回路構成でｔｉ、ＰＡＤ５Ｋ）２ンジ
スタＱ６のＮ＋型型数散層トランジスタＱ３のＰ＋型拡
散層が直結しており、構造的に必ずＰ−Ｎ−Ｐ−Ｎのサ
イリスタ構造が存在する。従って、外部からのノイズの
影響をまともに受け、ラッチアップを起こしやすいとい
う問題点があった。
スタＱ６のＮ＋型型数散層トランジスタＱ３のＰ＋型拡
散層が直結しており、構造的に必ずＰ−Ｎ−Ｐ−Ｎのサ
イリスタ構造が存在する。従って、外部からのノイズの
影響をまともに受け、ラッチアップを起こしやすいとい
う問題点があった。
従って本発明の目的は、出力回路部におけるラッチアッ
プを防止したところの０ＭＯＳ−ＩＣを提供することに
ある。
プを防止したところの０ＭＯＳ−ＩＣを提供することに
ある。
本発明の相補型ＭＯＳ集積回路は、−導電型の半導体基
板に形成された相補型Ｍ０８＄積回路において、出力回
路部の出力段が反対導翫型チャネルトランジスタからな
るトーテムポール型の出力回路で構成される。
板に形成された相補型Ｍ０８＄積回路において、出力回
路部の出力段が反対導翫型チャネルトランジスタからな
るトーテムポール型の出力回路で構成される。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の要部を示す回路図で、
Ｐ型半導体基板に形成された０ＭＯＳ−ＩＣの出力回路
部において、トーテムポール型出尖部ＫＮチャネルトラ
ンジスタを用いた例である。
Ｐ型半導体基板に形成された０ＭＯＳ−ＩＣの出力回路
部において、トーテムポール型出尖部ＫＮチャネルトラ
ンジスタを用いた例である。
本実施例の出力回路部１ａは、従来例の第３図の回路に
おいて、チャネル幅の大きい出力段トランジスタ部をＮ
チャネルトランジスタＱｙ、Ｑｓからなるトーテムポー
ルｌｌＫ変えたものである。
おいて、チャネル幅の大きい出力段トランジスタ部をＮ
チャネルトランジスタＱｙ、Ｑｓからなるトーテムポー
ルｌｌＫ変えたものである。
この様な回路構成にすることＫよって、ＰＡＤ５に直結
する搗散層、すなわち外部か・らのノイズの影響をまと
もに受ける拡散層はＮ＋型型数散層みとなシ、ラッチア
ップを生じさせるＰ−Ｎ−Ｐ−Ｎのサイリスタ構造が存
在しないことになる。従って、この部分ではラッチアッ
プは起と〕えない。
する搗散層、すなわち外部か・らのノイズの影響をまと
もに受ける拡散層はＮ＋型型数散層みとなシ、ラッチア
ップを生じさせるＰ−Ｎ−Ｐ−Ｎのサイリスタ構造が存
在しないことになる。従って、この部分ではラッチアッ
プは起と〕えない。
又一般にＰチャネル型よＩＮチャネル型の方が駆動能力
が大きいので、従来のタイプに比べ小さいチャネル幅で
同じ態動力を出せる。従って出力回路部の面積を小さく
することができる利点もある。
が大きいので、従来のタイプに比べ小さいチャネル幅で
同じ態動力を出せる。従って出力回路部の面積を小さく
することができる利点もある。
さらに消費電力も従来の０ＭＯＳとは同等である。
第２図は本発明の第２の実施例の要部を示す回路図で、
Ｎ＠半導体基板に形成された０ＭＯＳ−ＩＣの出力回路
部において、トーテムポール型出力部ＫＰチャネルト２
ンジスタを用いた例である。
Ｎ＠半導体基板に形成された０ＭＯＳ−ＩＣの出力回路
部において、トーテムポール型出力部ＫＰチャネルト２
ンジスタを用いた例である。
本実施例の出力回路部１ｂｔｔ、従来例の゛第３図の回
路において、チャネル幅の大きい出力段トランジスタ部
をＰチャネルトランジスタＱ＊、Ｑ、ｔｏからなるトー
テムポール型に変えたものである。
路において、チャネル幅の大きい出力段トランジスタ部
をＰチャネルトランジスタＱ＊、Ｑ、ｔｏからなるトー
テムポール型に変えたものである。
この様な回路構成にすることＫよりて、ＰＡＤ５に直結
する拡散層すなわち、外部からのノイズの影響をまとも
に受ける拡散層はＰ＋型拡散層のみであシ、ラッチアッ
プを生じさせるＰ−Ｎ−Ｐ−Ｎのサイリスタ構造は、存
在しないことになる。従ってこの部分ではラッチアップ
は起こりえない。
する拡散層すなわち、外部からのノイズの影響をまとも
に受ける拡散層はＰ＋型拡散層のみであシ、ラッチアッ
プを生じさせるＰ−Ｎ−Ｐ−Ｎのサイリスタ構造は、存
在しないことになる。従ってこの部分ではラッチアップ
は起こりえない。
以上、詳細説明したとおシ、本発明の相補型ＭＯＳ集積
回路は、上記手段１有しているので、２ツチアツグを防
止する効果を有する。又、Ｎチャネルトランジスタでト
ーテムポール型出力回路を形成した場合、チップ面積が
小さくできる効果が付加される。
回路は、上記手段１有しているので、２ツチアツグを防
止する効果を有する。又、Ｎチャネルトランジスタでト
ーテムポール型出力回路を形成した場合、チップ面積が
小さくできる効果が付加される。
第１図、第２図は本発明の第１．第２の実施例の要部を
示す回路図、第３図は一従来例の要部を示す回路図であ
る。 １、ｌａ、ｌｂ・・・・・・出力回路部、２・・・・・
・入力端子、３ｖ ４．４ａ、 ４ｂ・・・・・・イン
バータ、５・・・・・・ＰＡＤ。 ６・・・・・・電源端子、７・・・・・・接地端子ｓ
Ｑｔ 、Ｑ意、Ｑ３゜Ｑ・、Ｑｔｏ・・・・・・Ｐチャ
ネルＭＯＳ）ランジスタ、Ｑ、ａ 、Ｑｉ 、Ｑｓ 、
Ｑｔ 、Ｑｔ、ｈａ−＊・＊ＮチャネルＭＯＳ）ランジ
スタ。 ７＃だ４３子 第 ／Ｑ 姶２図 出力回置−β 鍔３ｍ
示す回路図、第３図は一従来例の要部を示す回路図であ
る。 １、ｌａ、ｌｂ・・・・・・出力回路部、２・・・・・
・入力端子、３ｖ ４．４ａ、 ４ｂ・・・・・・イン
バータ、５・・・・・・ＰＡＤ。 ６・・・・・・電源端子、７・・・・・・接地端子ｓ
Ｑｔ 、Ｑ意、Ｑ３゜Ｑ・、Ｑｔｏ・・・・・・Ｐチャ
ネルＭＯＳ）ランジスタ、Ｑ、ａ 、Ｑｉ 、Ｑｓ 、
Ｑｔ 、Ｑｔ、ｈａ−＊・＊ＮチャネルＭＯＳ）ランジ
スタ。 ７＃だ４３子 第 ／Ｑ 姶２図 出力回置−β 鍔３ｍ
Claims (1)
- 一導電型の半導体基板に形成された相補型ＭＯＳ集積回
路において、出力回路部の出力段が反対導電型チャネル
トランジスタからなるトーテムポール型の出力回路で構
成されることを特徴とする相補型ＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002731A JPS61161821A (ja) | 1985-01-11 | 1985-01-11 | 相補型ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002731A JPS61161821A (ja) | 1985-01-11 | 1985-01-11 | 相補型ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161821A true JPS61161821A (ja) | 1986-07-22 |
Family
ID=11537461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60002731A Pending JPS61161821A (ja) | 1985-01-11 | 1985-01-11 | 相補型ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161821A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54153562A (en) * | 1978-05-25 | 1979-12-03 | Nippon Precision Circuits | Semiconductor device |
| JPS54158848A (en) * | 1978-06-06 | 1979-12-15 | Nippon Precision Circuits | Semiconductor circuit device |
-
1985
- 1985-01-11 JP JP60002731A patent/JPS61161821A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54153562A (en) * | 1978-05-25 | 1979-12-03 | Nippon Precision Circuits | Semiconductor device |
| JPS54158848A (en) * | 1978-06-06 | 1979-12-15 | Nippon Precision Circuits | Semiconductor circuit device |
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