JPS6323349A - Ｃｍｏｓ半導体集積回路 - Google Patents
Ｃｍｏｓ半導体集積回路Info
- Publication number
- JPS6323349A JPS6323349A JP61168601A JP16860186A JPS6323349A JP S6323349 A JPS6323349 A JP S6323349A JP 61168601 A JP61168601 A JP 61168601A JP 16860186 A JP16860186 A JP 16860186A JP S6323349 A JPS6323349 A JP S6323349A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output circuit
- transistor
- final stage
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭ ＯＳ半導体集積回路に関する。
従来、この種のＣＭＯＳ半導体集積回路の出力回路は第
３図に示すように最終段がｐ Ｍ ＯＳ １−ランジス
タＭ５とｎＭＯ３トランジスタＭ６から成るインバータ
Ｉ４で構成されている。
３図に示すように最終段がｐ Ｍ ＯＳ １−ランジス
タＭ５とｎＭＯ３トランジスタＭ６から成るインバータ
Ｉ４で構成されている。
通常同じ寸法・大きさのｐＭＯＳトランジスタとｎＭＯ
３トランジスタを比較すると９ＭＯ３）−ランジスタの
方が能力が低い。そのため従来の出力回路ではｐＭＯＳ
トランジスタとｎＭＯ３トランジスタの能力をそろえる
ために９ＭＯ９）−ランジスタの寸法を大きくしている
。したがって出力回路の面積が大きくなり、スピードが
落ちる。第４図のＣＭＯＳインバータの断面図を示す。
３トランジスタを比較すると９ＭＯ３）−ランジスタの
方が能力が低い。そのため従来の出力回路ではｐＭＯＳ
トランジスタとｎＭＯ３トランジスタの能力をそろえる
ために９ＭＯ９）−ランジスタの寸法を大きくしている
。したがって出力回路の面積が大きくなり、スピードが
落ちる。第４図のＣＭＯＳインバータの断面図を示す。
この図かられかるようにｐ−ｎ−ｐ−ｎのサイリスタ構
造を持つために外部から雑音が入るとトランジスタを通
って電源から接地端に向って大きな電流が流れる現象で
あるラッチアップが起きるためそれを防止するための例
えばガードリングやそのコンタクＩ・が必要となるため
にさらに面積が大きくなる。
造を持つために外部から雑音が入るとトランジスタを通
って電源から接地端に向って大きな電流が流れる現象で
あるラッチアップが起きるためそれを防止するための例
えばガードリングやそのコンタクＩ・が必要となるため
にさらに面積が大きくなる。
上述した従来のＣＭＯＳ半導体集積回路は、出力回路の
最終段にＣＭＯＳインバータを有しているのでラッチア
ップを防止するためや動作速度を確保するためにどうし
ても面積が大きくなってしまうという欠点がある。
最終段にＣＭＯＳインバータを有しているのでラッチア
ップを防止するためや動作速度を確保するためにどうし
ても面積が大きくなってしまうという欠点がある。
本発明の目的は比較的に大面積を必要とせず高速動作可
能な出力回路をもったＣＭＯＳ半導体集積回路を提供す
ることにある。
能な出力回路をもったＣＭＯＳ半導体集積回路を提供す
ることにある。
本発明のＣＭＯＳ半導体集積回路は、ＣＭ ＯＳ構成の
内部回路と、ソースを接地した第１のｎＭＯ３）−ラン
ジスタとドレインを電源端子に接続した第２のｎ Ｍ
ＯＳ トランジスタの直列回路を最終段に有する出力回
路とを含んでなるものである。
内部回路と、ソースを接地した第１のｎＭＯ３）−ラン
ジスタとドレインを電源端子に接続した第２のｎ Ｍ
ＯＳ トランジスタの直列回路を最終段に有する出力回
路とを含んでなるものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す出力回路の回路図
である。
である。
この実施例は、ＣＭＯＳ構成の内部回路（図示しない）
と、ソースを接地した第１のｎＭＯ３トランジスタＭ１
とドレインを電源端子に接続した第２のｎ Ｍ ＯＳ
トランジスタＭ２の直列回路を最終段に有する出力回路
とを含んでなるものである。
と、ソースを接地した第１のｎＭＯ３トランジスタＭ１
とドレインを電源端子に接続した第２のｎ Ｍ ＯＳ
トランジスタＭ２の直列回路を最終段に有する出力回路
とを含んでなるものである。
１、、Ｉ２はＣＭＯＳインバータでありＩＮは内部回路
の出力信号で出力回路の入力信号である。
の出力信号で出力回路の入力信号である。
第２図は本発明の第２の実施例を示す出力回路の回路図
である。
である。
Ｉ３はＣＭＯＳインバータ、Ｎ、、Ｎ２はＣＭＯＳ−Ｎ
ＯＲゲートである。Ｅはイネーブル信号の反転信号であ
る。この回路は３ステート出力バツフアであり、百＝“
Ｈ”のとき、Ｍ、、Ｍ２ともにオフとなり、高インピー
ダンス状態となる。
ＯＲゲートである。Ｅはイネーブル信号の反転信号であ
る。この回路は３ステート出力バツフアであり、百＝“
Ｈ”のとき、Ｍ、、Ｍ２ともにオフとなり、高インピー
ダンス状態となる。
Ｅ＝”Ｌ”のときは、ＩＮの゛Ｈ”、“Ｌ ”に応じて
それぞれＭＩ又はＭ２がオンして出力はＬ″又はＨ”と
なる。
それぞれＭＩ又はＭ２がオンして出力はＬ″又はＨ”と
なる。
いずれの実施例においても、ラッチアップや占有面積が
特に問題となっていた最終段がｎＭＯｓトランジスタの
みで成立っているため、比較的面積が少なくてすみ、ラ
ッチアップも問題にならない。
特に問題となっていた最終段がｎＭＯｓトランジスタの
みで成立っているため、比較的面積が少なくてすみ、ラ
ッチアップも問題にならない。
以上説明したように本発明のＣＭ ＯＳ半導体集積回路
は、その出力回路の最終段をｐＭＯＳトランジスタより
能力が高いｎ Ｍ ＯＳ ？”ランジスタのみで構成し
ているために従来のように能力をそろえるために片方の
トランジスタの寸法を大きくする必要がないので、出力
回路の面積が小さくなり、スピードが速くなる（実測で
ｉｎｓ＜らい速い）という効果がある。また従来のよう
にｐ−ｎ−ｐ−ｎ構造を持っていないのでラッチアップ
がほとんど起きずラッチアップを防止するためのガード
リング等を付加する必要がない。
は、その出力回路の最終段をｐＭＯＳトランジスタより
能力が高いｎ Ｍ ＯＳ ？”ランジスタのみで構成し
ているために従来のように能力をそろえるために片方の
トランジスタの寸法を大きくする必要がないので、出力
回路の面積が小さくなり、スピードが速くなる（実測で
ｉｎｓ＜らい速い）という効果がある。また従来のよう
にｐ−ｎ−ｐ−ｎ構造を持っていないのでラッチアップ
がほとんど起きずラッチアップを防止するためのガード
リング等を付加する必要がない。
第１図、第２図はそれぞれ本発明の第１．第２の実施例
を示す出力回路の回路図、第３図は従来例を示す出力回
路の回路図、第４図は第３図のインバータＩ４をＩＣ化
したときの半導体チップの断面図である。 １・・・ｐ型半導体基板、２・・・ｎウェル、３・・・
ｎ型領域（ｎＭＯ８トランジスタのドレイン又はソース
）、４・・・ｎ型領域（ｐＭＯｓトランジスタのトレイ
ン又はソース）、５・・・多結晶Ｓｉゲート、Ｅ・・・
イネーブル信号の反転信号、ＩＩ〜Ｉ４・−・ＣＭＯＳ
インバータ、ＭＩ、Ｍ２ 、Ｍ４．Ｍ６−・−ｎＭ○Ｓ
トランジスタ、Ｍ３．Ｍ、・・・ｐＭｏＳトランゝ−−
，／ 第 １ 口 第２ 図 第３図 第中図
を示す出力回路の回路図、第３図は従来例を示す出力回
路の回路図、第４図は第３図のインバータＩ４をＩＣ化
したときの半導体チップの断面図である。 １・・・ｐ型半導体基板、２・・・ｎウェル、３・・・
ｎ型領域（ｎＭＯ８トランジスタのドレイン又はソース
）、４・・・ｎ型領域（ｐＭＯｓトランジスタのトレイ
ン又はソース）、５・・・多結晶Ｓｉゲート、Ｅ・・・
イネーブル信号の反転信号、ＩＩ〜Ｉ４・−・ＣＭＯＳ
インバータ、ＭＩ、Ｍ２ 、Ｍ４．Ｍ６−・−ｎＭ○Ｓ
トランジスタ、Ｍ３．Ｍ、・・・ｐＭｏＳトランゝ−−
，／ 第 １ 口 第２ 図 第３図 第中図
Claims (1)
- ＣＭＯＳ構成の内部回路と、ソースを接地した第１のｎ
ＭＯＳトランジスタとドレインを電源端子に接続した第
２のｎＭＯＳトランジスタの直列回路を最終段に有する
出力回路とを含んでなることを特徴とするＣＭＯＳ半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168601A JPS6323349A (ja) | 1986-07-16 | 1986-07-16 | Ｃｍｏｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168601A JPS6323349A (ja) | 1986-07-16 | 1986-07-16 | Ｃｍｏｓ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6323349A true JPS6323349A (ja) | 1988-01-30 |
Family
ID=15871079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168601A Pending JPS6323349A (ja) | 1986-07-16 | 1986-07-16 | Ｃｍｏｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294868A (ja) * | 2005-06-27 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
-
1986
- 1986-07-16 JP JP61168601A patent/JPS6323349A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294868A (ja) * | 2005-06-27 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0145004B1 (en) | Bipolar transistor-field effect transistor composite circuit | |
| JP3228583B2 (ja) | 半導体集積回路装置 | |
| US4908528A (en) | Input circuit having improved noise immunity | |
| US5191244A (en) | N-channel pull-up transistor with reduced body effect | |
| JPS6323349A (ja) | Ｃｍｏｓ半導体集積回路 | |
| JPS61198817A (ja) | 半導体集積回路装置 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JPH0532908B2 (ja) | ||
| JPS626370B2 (ja) | ||
| JPS6085623A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPS62208715A (ja) | 半導体集積回路 | |
| JPH0257345B2 (ja) | ||
| JPS62122262A (ja) | 半導体集積回路装置 | |
| JPS60223322A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPH0637623A (ja) | 半導体集積回路装置 | |
| JP2002536820A (ja) | 相補型酸化膜半導体（ｃｍｏｓ）シリコン・オン・インシュレータ（ｓｏｉ）回路における寄生バイポーラの作用をなくすための方法および装置 | |
| JPH03149873A (ja) | 半導体集積回路装置 | |
| US6946875B2 (en) | Universal logic module and ASIC using the same | |
| JPH06101236B2 (ja) | シフトレジスタ | |
| JP2845665B2 (ja) | 出力バッファ回路 | |
| JP2621757B2 (ja) | ＢｉＭＩＳ回路 | |
| JPH05268032A (ja) | 半導体集積回路装置 | |
| JPH043974A (ja) | 半導体集積回路 | |
| JPS62195922A (ja) | 半導体集積回路装置 | |
| JPH0218960A (ja) | 相補型クロックドナンド回路 |