JPS6116347A - メモリ走査装置 - Google Patents
メモリ走査装置Info
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- JPS6116347A JPS6116347A JP59137026A JP13702684A JPS6116347A JP S6116347 A JPS6116347 A JP S6116347A JP 59137026 A JP59137026 A JP 59137026A JP 13702684 A JP13702684 A JP 13702684A JP S6116347 A JPS6116347 A JP S6116347A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
■発明の分野
本発明は、２以上の次元のパラ゛メータで特定される所
定領域のメモリの走査を行なうメモリ走査装置に関し、
特に高速処理の可能なメモリ走査装置に関する。
定領域のメモリの走査を行なうメモリ走査装置に関し、
特に高速処理の可能なメモリ走査装置に関する。
■従来の技術
例えば２次元の画像データや文字パターンデータを処理
する場合、各々の画素の位置を計算し、その位置が処理
範囲に入るかどうかを判定しながら、データの読み取り
及びデータの判定を行ない、これらの動作を繰り返し行
なっている。この種の処理は、比較的複雑であるため、
汎用のマイクロプロセッサにより処理することが多い。
する場合、各々の画素の位置を計算し、その位置が処理
範囲に入るかどうかを判定しながら、データの読み取り
及びデータの判定を行ない、これらの動作を繰り返し行
なっている。この種の処理は、比較的複雑であるため、
汎用のマイクロプロセッサにより処理することが多い。
しかし、この種の繰り返し処理をマイクロプロセうすで
行なうと非常に長い時間を要する。そこで、処理速度を
上げる場合には、アドレス計算等の演算は乗算、除算、
各種関数演算等の機能を含む高度のハードウェア演算装
置で処理し残りの処理を汎用のマイクロプロセッサ等で
行なう装置構成がとられることが多いが、この種の装置
は構成が複雑で高価であり、しかもソフトウェアの処理
も含まれるので処理速度があまり向上しないことも多し
１゜ ■発明の目的 ２以上の次元で表わされる所定の領域に対するメモリ走
査を高速で行なう装置を提供することを第１の目的とし
、装置構成を簡単にしてコストを低減することを第２の
目的とする。
行なうと非常に長い時間を要する。そこで、処理速度を
上げる場合には、アドレス計算等の演算は乗算、除算、
各種関数演算等の機能を含む高度のハードウェア演算装
置で処理し残りの処理を汎用のマイクロプロセッサ等で
行なう装置構成がとられることが多いが、この種の装置
は構成が複雑で高価であり、しかもソフトウェアの処理
も含まれるので処理速度があまり向上しないことも多し
１゜ ■発明の目的 ２以上の次元で表わされる所定の領域に対するメモリ走
査を高速で行なう装置を提供することを第１の目的とし
、装置構成を簡単にしてコストを低減することを第２の
目的とする。
■発明の構成
上記目的を達成するため、本発明においては、加算器等
の比較的簡単な演算要素を含む論理演算手段、少なくと
も２種類のアドレス更新量を出力する更新量出力手段、
走査領域の各々の走査軸の走査終了を判定する複数の比
較手段等を備えて、指定された領域内の互いに異なるメ
モリアドレスを順次生成する。つまり、例えばメモリが
２次元座標に割り当てであると、１つの走査軸（すなわ
ち主アドレス）ではメモリアドレスが連続的でも他方の
走査軸（すなわち副アドレス）ではメモリアドレスが非
連続であるから、アドレスが連続するメモリを走査する
時には第１の更新量でメモリアドレスを順次更新し、そ
のアドレスが走査終了位置すなわち非連続アドレス位置
に達したら第２の更新量でメモリアドレスを更新する。
の比較的簡単な演算要素を含む論理演算手段、少なくと
も２種類のアドレス更新量を出力する更新量出力手段、
走査領域の各々の走査軸の走査終了を判定する複数の比
較手段等を備えて、指定された領域内の互いに異なるメ
モリアドレスを順次生成する。つまり、例えばメモリが
２次元座標に割り当てであると、１つの走査軸（すなわ
ち主アドレス）ではメモリアドレスが連続的でも他方の
走査軸（すなわち副アドレス）ではメモリアドレスが非
連続であるから、アドレスが連続するメモリを走査する
時には第１の更新量でメモリアドレスを順次更新し、そ
のアドレスが走査終了位置すなわち非連続アドレス位置
に達したら第２の更新量でメモリアドレスを更新する。
とｔｌう動作を繰り返すことにより、２次元のメモリ走
査を行なうことができる。
査を行なうことができる。
なお、本発明でいう主アドレス又は主走査軸の座標、お
よび副アドレス又は副走査軸の座標は、メモリ走査を必
要とするシステムの入力装置又は出力装置の構成に応じ
て定まるものであり、メモリは主アドレスと副アドレス
の組み合わせによって選択される。
よび副アドレス又は副走査軸の座標は、メモリ走査を必
要とするシステムの入力装置又は出力装置の構成に応じ
て定まるものであり、メモリは主アドレスと副アドレス
の組み合わせによって選択される。
この種の動作を行なうためには、演算手段は最小限１つ
あればよい。しかしプリセット可能なカウンタを用いる
場合であっても、演算を必要とする処理は非連続領域の
アドレスの演算と連続領域の走査終了アドレスの演算の
２つが存在するので、演算手段が１つだけだと、演算対
象の切換え等が複雑になりその処理に時間がかかる。そ
こで本発明の好ましい態様においては、アドレスが連続
する走査領域の走査終了位置を演算する第１の演算手段
と、メモリに与えるアドレス情報を生成する第２の演算
手段を備える。これによれば、処理の手順が簡単になり
処理速度も向上する。
あればよい。しかしプリセット可能なカウンタを用いる
場合であっても、演算を必要とする処理は非連続領域の
アドレスの演算と連続領域の走査終了アドレスの演算の
２つが存在するので、演算手段が１つだけだと、演算対
象の切換え等が複雑になりその処理に時間がかかる。そ
こで本発明の好ましい態様においては、アドレスが連続
する走査領域の走査終了位置を演算する第１の演算手段
と、メモリに与えるアドレス情報を生成する第２の演算
手段を備える。これによれば、処理の手順が簡単になり
処理速度も向上する。
メモリ走査の用途としては、例えば文字ノ（ターンの始
まり位置を検出する等が考えられる。この種の用途にお
いては、例えば走査範囲内で始めて現われる黒画素の位
置の情報が得たい結果である。
まり位置を検出する等が考えられる。この種の用途にお
いては、例えば走査範囲内で始めて現われる黒画素の位
置の情報が得たい結果である。
そこで、本発明の好ましい態様においては、メモリから
読み出されるデータが所定の値になった場合に走査を終
了する。これによれば、走査装置の内部に条件を満たし
たメモリのアドレスすなわち知りたい情報が保持される
ので、上記のような用途において他の付加回路を一部省
略しうる。
読み出されるデータが所定の値になった場合に走査を終
了する。これによれば、走査装置の内部に条件を満たし
たメモリのアドレスすなわち知りたい情報が保持される
ので、上記のような用途において他の付加回路を一部省
略しうる。
発明の実施例
以下１図面を参照して本発明の詳細な説明する。
第１図に、本発明を実施するメモリ走査装置を示す。第
１図を参照すると、このメモリ走査装置には、ラッチＬ
ＴＩ、ＬＴ２．ＬＴ３．ＬＴ４゜ＬＴ５．ＬＴ６． Ｌ
Ｔ７．論理演算ユニットＡＬＵｌ、ＡＬＵ２．デジタル
比較器ＤＣＰＩ、ＤＣＰ２．マルチプレクサＵＰＩ、バ
ッファ （スリーステート出力）ＢＦＩ、ＢＦ２．制御
ユニットＤＥＣ等が備わっている。
１図を参照すると、このメモリ走査装置には、ラッチＬ
ＴＩ、ＬＴ２．ＬＴ３．ＬＴ４゜ＬＴ５．ＬＴ６． Ｌ
Ｔ７．論理演算ユニットＡＬＵｌ、ＡＬＵ２．デジタル
比較器ＤＣＰＩ、ＤＣＰ２．マルチプレクサＵＰＩ、バ
ッファ （スリーステート出力）ＢＦＩ、ＢＦ２．制御
ユニットＤＥＣ等が備わっている。
このメモリ走査装置が所定のシステムの一部として使用
される場合には、第１回に示すデータラインＤＡＴＡ及
びアドレスラインＭＡがそれぞれシステムのデータライ
ン及びアドレスラインと接続され、メモリのデータ出力
端子からのデータラインが信号ラインＤＯυｔに接続さ
れ、システムの制御出力端子が信号ラインＬＤに接続さ
九、システムの参照入力端子に信号ラインＨＯＬＤが接
続される。各制御信号ラインＣＰＩ、ＣＰ２．ＣＰ３゜
ＣＦ２及びＣＦ２には、システムの制御出力端子が接続
される。
される場合には、第１回に示すデータラインＤＡＴＡ及
びアドレスラインＭＡがそれぞれシステムのデータライ
ン及びアドレスラインと接続され、メモリのデータ出力
端子からのデータラインが信号ラインＤＯυｔに接続さ
れ、システムの制御出力端子が信号ラインＬＤに接続さ
九、システムの参照入力端子に信号ラインＨＯＬＤが接
続される。各制御信号ラインＣＰＩ、ＣＰ２．ＣＰ３゜
ＣＦ２及びＣＦ２には、システムの制御出力端子が接続
される。
第２図に第１図に示す装置の動作の流れを示し、第３図
に回路各部のタイミングの一例を示し、第４図に、メモ
リアドレスと２次元座標との関係を示す。各図を参照し
ながら説明する。
に回路各部のタイミングの一例を示し、第４図に、メモ
リアドレスと２次元座標との関係を示す。各図を参照し
ながら説明する。
メモリ走査装置を動作させる場合、まず各種パラメータ
を設定する。この例では、パラメータとして走査開始ア
ドレスＳ Ｔ、Ａ Ｄ 、増分値ＩＮＣ，スキップアド
レス値５ＫＩＰ、主走査アドレス輻ＬＥＮ、走査終了ア
ドレスＥＤＡ’Ｄ、および制御ユニットＤＥＣのモード
セットパラメータがある。
を設定する。この例では、パラメータとして走査開始ア
ドレスＳ Ｔ、Ａ Ｄ 、増分値ＩＮＣ，スキップアド
レス値５ＫＩＰ、主走査アドレス輻ＬＥＮ、走査終了ア
ドレスＥＤＡ’Ｄ、および制御ユニットＤＥＣのモード
セットパラメータがある。
このモードセットパラメータは、読み出されたメモリデ
ータ（Ｄｏｕｔ）が「１」になった場合に走査を終了す
る。 ＤｏｕｔがｒＯＪになった場合に走査を終了する
。およびｒ）ｏｕｔ；の状態に応答しない、のいずれか
の条件に選択するものと、走査の方向を選択するもので
ある。
ータ（Ｄｏｕｔ）が「１」になった場合に走査を終了す
る。 ＤｏｕｔがｒＯＪになった場合に走査を終了する
。およびｒ）ｏｕｔ；の状態に応答しない、のいずれか
の条件に選択するものと、走査の方向を選択するもので
ある。
例えば、メモリアドレスが２次元座標上で横方向で右に
向かって連続的に増大し、縦方向で下に向かって所定値
（横方向の最大座標値）づつ増大する場合に、所定２次
元領域の全座標を左から右に向かって主走査し」二から
下に向かって副走査！るとき、増分値ＩＮＣには「１」
をセットし、スキップアドレス値５ＫＩＰには、メモリ
の２次元座標の横方向の最大値から横方向の走査幅ＬＥ
Ｎを引いた値をセットする。
向かって連続的に増大し、縦方向で下に向かって所定値
（横方向の最大座標値）づつ増大する場合に、所定２次
元領域の全座標を左から右に向かって主走査し」二から
下に向かって副走査！るとき、増分値ＩＮＣには「１」
をセットし、スキップアドレス値５ＫＩＰには、メモリ
の２次元座標の横方向の最大値から横方向の走査幅ＬＥ
Ｎを引いた値をセットする。
初期設定後にロード信号ラインＬＤに高レベルＨが印加
されると、メモリ走査装置が動作を開始する。これ以後
の各部の制御は制御ユニットＤＥＣからの信号によって
行なわれる。
されると、メモリ走査装置が動作を開始する。これ以後
の各部の制御は制御ユニットＤＥＣからの信号によって
行なわれる。
まず、マルチプレクサＭＰＩが入力端子Ａ、すなわちラ
ッチＬＴＩに保持されたデータ５ＴＡＤを選択するよう
にセットし、論理演算ユニットＡＬＵ１の演算モードを
（Ａ＋０）にセットする。この状態では、論理演算ユニ
ットＡＬＵＩは、その入力端子Ａに印加される走査開始
アドレス５ＴＡＤに０を加えた値を出力端子ＯＵＴに出
力する。
ッチＬＴＩに保持されたデータ５ＴＡＤを選択するよう
にセットし、論理演算ユニットＡＬＵ１の演算モードを
（Ａ＋０）にセットする。この状態では、論理演算ユニ
ットＡＬＵＩは、その入力端子Ａに印加される走査開始
アドレス５ＴＡＤに０を加えた値を出力端子ＯＵＴに出
力する。
ここで１つのパルスを信号ラインＲＤに出力する。
これによって、ラッチＬＴ６に走査開始アドレス５ＴＡ
Ｄの値がセットされる。
Ｄの値がセットされる。
次に、論理演算ユニットＡＬＵＩの演算モードを（Ａ
十Ｂ ）にセットする。また、論理演算ユニットＡＬＵ
２の演算モートを（Ａ＋Ｂ−１）にセットする。この状
態では、論理演算ユニットＡＬＵ２の入力端子Ａ及びＢ
に、それぞれ主走査アドレス幅ＬＥＮ及び走査開始アド
レス５ＴＡＤが印加されているので、ＡＬＵ２の出力端
子ＯＵＴには。
十Ｂ ）にセットする。また、論理演算ユニットＡＬＵ
２の演算モートを（Ａ＋Ｂ−１）にセットする。この状
態では、論理演算ユニットＡＬＵ２の入力端子Ａ及びＢ
に、それぞれ主走査アドレス幅ＬＥＮ及び走査開始アド
レス５ＴＡＤが印加されているので、ＡＬＵ２の出力端
子ＯＵＴには。
５ＴＡＤ＋ＬＥＮ−１の値が現われる。ここでランチパ
ルスＣＰ７を出力し、その値をランチＬＴ７で保持する
。この保持された値は、デジタル比較器ＤＣＰ２の入力
端子Ａに印加される。
ルスＣＰ７を出力し、その値をランチＬＴ７で保持する
。この保持された値は、デジタル比較器ＤＣＰ２の入力
端子Ａに印加される。
次に、マルチプレクサＭＰＩが入力端子Ｂ、すなわち増
分値ＩＮＣを選択するようにセットする。
分値ＩＮＣを選択するようにセットする。
ここで、ラッチＬ Ｔ ６の出力データ、すなわち生成
したメモリアドレスが論理演算ユニットＡＬＵｌの入力
端子Ｂにフィードバックされているので、論理演算ユニ
ットＡ Ｌ Ｕ、 ｌは、現在出力中のメモリアドレス
に、増分値ＩＮＣを加えた値を出力する。
したメモリアドレスが論理演算ユニットＡＬＵｌの入力
端子Ｂにフィードバックされているので、論理演算ユニ
ットＡ Ｌ Ｕ、 ｌは、現在出力中のメモリアドレス
に、増分値ＩＮＣを加えた値を出力する。
この状態で読み出しパルスＲＤが出力、されると、生成
アドレスは論理演算ユニツトＡＬＵＩの出力データ、つ
まり現在出力中の値に増分値ＩＮＣを加えた値に更新さ
れ、その直後、ＡＬＵＩの出力する値はそれに更に増分
値ＩＮＣを加えた値に更新される。読み出しパルスＲＤ
は、生成したアドレス情報とともに走査すべきメモリに
印加される。
アドレスは論理演算ユニツトＡＬＵＩの出力データ、つ
まり現在出力中の値に増分値ＩＮＣを加えた値に更新さ
れ、その直後、ＡＬＵＩの出力する値はそれに更に増分
値ＩＮＣを加えた値に更新される。読み出しパルスＲＤ
は、生成したアドレス情報とともに走査すべきメモリに
印加される。
従って、この状態では読み出しパルスＲＤが出力される
毎にメモリの内容が読み出され、そのつどその読み出し
アドレスが増分値（ここでは＋１）づつ更新される。
毎にメモリの内容が読み出され、そのつどその読み出し
アドレスが増分値（ここでは＋１）づつ更新される。
上記の動作を繰り返し、生成アドレスが５ＴＡＤ十ＬＥ
’Ｎになると、それがラッチＬＴ７の出力データ５ＴＡ
Ｄ＋ＬＥＮ−１よりも大きいので、デジタル比較器ＤＣ
Ｐ２がスキップセレクト信号５ＳＥＬを出力する。この
信号が現われると、制御ユニットＤＥＣは、マルチプレ
クサＭＰＩが入力端子Ｃ１すなわちラッチＬＴ３に保持
されたスキップアドレス値５ＫＩＰを選択するようにセ
ットする。これによって、論理演算ユニットＡＬＵＩは
、現在出力中のアドレス５ＴＡＤ＋ＬＥＮにスキップア
ドレス値５ＫＩＰを加算した値を出力する。
’Ｎになると、それがラッチＬＴ７の出力データ５ＴＡ
Ｄ＋ＬＥＮ−１よりも大きいので、デジタル比較器ＤＣ
Ｐ２がスキップセレクト信号５ＳＥＬを出力する。この
信号が現われると、制御ユニットＤＥＣは、マルチプレ
クサＭＰＩが入力端子Ｃ１すなわちラッチＬＴ３に保持
されたスキップアドレス値５ＫＩＰを選択するようにセ
ットする。これによって、論理演算ユニットＡＬＵＩは
、現在出力中のアドレス５ＴＡＤ＋ＬＥＮにスキップア
ドレス値５ＫＩＰを加算した値を出力する。
ここで読み出しパルスＲＤが出力されると、論理演算ユ
ニットＡＬＵ１から出力される値５ＴＡＤ十ＬＥＮ＋Ｓ
Ｋ Ｉ Ｐが、生成アドレスとしてメモリに印加される
。つまり、メモリを横方向に走査している間は、読み出
しパルスＲＤが出力される毎にアドレスが＋１されるが
、１ライン分の走査が終了すると、それにスキップアド
レス値５ＫＩＰを加えて縦方向の座標を更新（＋ｌ）Ｌ
、横方向の座標は走査開始位置に戻す。
ニットＡＬＵ１から出力される値５ＴＡＤ十ＬＥＮ＋Ｓ
Ｋ Ｉ Ｐが、生成アドレスとしてメモリに印加される
。つまり、メモリを横方向に走査している間は、読み出
しパルスＲＤが出力される毎にアドレスが＋１されるが
、１ライン分の走査が終了すると、それにスキップアド
レス値５ＫＩＰを加えて縦方向の座標を更新（＋ｌ）Ｌ
、横方向の座標は走査開始位置に戻す。
上記のようにして、メモリの主走査および副走査を繰り
返すが、例えばデータｒｌＪ をサーチするモードに制
御ユニットＤＥＣがセットされてしすると、メモリから
読み出されるデータ （Ｄｏｕｔ）が「１」になった時
に、走査終了と見なす。走査終了になると、論理演算ユ
ニットＡＬＵＩの演算モードを（Ｂ＋Ｏ）にセットし、
走査終了信号ＨＯＬＤをセットして動作を終了する。ラ
ッチＬＴ６には、走査を終了した時点のアドレス情報が
保持されているので、動作を終了した後で論理演算ユニ
ットＡＬＵＩの出力データをバッファＢＦＩを介して読
み出せば、メモリ走査中に初めてデータ「１」を見つけ
た時のアドレスの値を知ることができる。
返すが、例えばデータｒｌＪ をサーチするモードに制
御ユニットＤＥＣがセットされてしすると、メモリから
読み出されるデータ （Ｄｏｕｔ）が「１」になった時
に、走査終了と見なす。走査終了になると、論理演算ユ
ニットＡＬＵＩの演算モードを（Ｂ＋Ｏ）にセットし、
走査終了信号ＨＯＬＤをセットして動作を終了する。ラ
ッチＬＴ６には、走査を終了した時点のアドレス情報が
保持されているので、動作を終了した後で論理演算ユニ
ットＡＬＵＩの出力データをバッファＢＦＩを介して読
み出せば、メモリ走査中に初めてデータ「１」を見つけ
た時のアドレスの値を知ることができる。
もし予めセットされたデータ条件が走査中に満たされな
ければ、生成アドレスが走査終了アドレスＥＤＡＤを越
えた時に出力される信号ｖｄｅｔＪＣよって、制御ユニ
ットＤＥＣはメモリ走査を終了し、ホールド信号ＨＯＬ
Ｄを出力する。
ければ、生成アドレスが走査終了アドレスＥＤＡＤを越
えた時に出力される信号ｖｄｅｔＪＣよって、制御ユニ
ットＤＥＣはメモリ走査を終了し、ホールド信号ＨＯＬ
Ｄを出力する。
上記説明では、メモリの連続する方向を主走査方向とし
非連続方向を副走査方向に設定したが、それらの関係を
逆にすることもできる。その場合、増分値ＩＮＧには、
メモリの横方向座標の最大値ＸＭと同一の値をセントし
、スキップアドレス値５ＫＩＰには−ＸＭ（Ｙ−１）＋
１・をセット（Ｙは走査領域の縦方向の幅）シ、主走査
アドレス幅ＬＥＮには、ＸＭ・（Ｙ−２）〜ＸＭ・（ｙ
−１）−１の範囲内のイ直をセットすればよし１゜この
場合、生成アドレスは、５ＴＡＤ、 ５ＴＡＤ＋ＸＭ。
非連続方向を副走査方向に設定したが、それらの関係を
逆にすることもできる。その場合、増分値ＩＮＧには、
メモリの横方向座標の最大値ＸＭと同一の値をセントし
、スキップアドレス値５ＫＩＰには−ＸＭ（Ｙ−１）＋
１・をセット（Ｙは走査領域の縦方向の幅）シ、主走査
アドレス幅ＬＥＮには、ＸＭ・（Ｙ−２）〜ＸＭ・（ｙ
−１）−１の範囲内のイ直をセットすればよし１゜この
場合、生成アドレスは、５ＴＡＤ、 ５ＴＡＤ＋ＸＭ。
５ＴＡＤ＋２−ＸＭ、 ５ＴＡＤ＋３＝ＸＭ、−＝−−
・−・＝・−＝。
・−・＝・−＝。
５ＴＡＤ＋（’Ｖ−１）・ＸＭ、 ５ＴＡＤ＋１． ・
５ＴＡＤ＋１＋ＸＭ。
５ＴＡＤ＋１＋ＸＭ。
５ＴＡＤ＋１＋２・ＸＭ、 ５ＴＡＤ＋１＋３＝ＸＭ、
＝＝・・・、 ＥＤＡＤ、と変化する。
＝＝・・・、 ＥＤＡＤ、と変化する。
また、上記説明では走査方向をアドレスを大きくする方
向に設定しているが、その逆に設定することもできる。
向に設定しているが、その逆に設定することもできる。
つまり、上記の場合には増分値ＩＮＣを正の値に設定し
ているが、それを負にすれば走査方向は逆になる。但し
、上記の動作モードではデジタル比較器ＤＣＰＩ及びＤ
ＣＰ２の出力端子Ａ＜Ｂから得られる信号を参照してい
たが、走査方向を逆にする場合にはＡ＞Ｂの出力端子か
らの信号を監視する必要がある。これら信号は、予め設
定されたパラメータに応じて制御ユニットＤＥＣが自動
的に選択する。
ているが、それを負にすれば走査方向は逆になる。但し
、上記の動作モードではデジタル比較器ＤＣＰＩ及びＤ
ＣＰ２の出力端子Ａ＜Ｂから得られる信号を参照してい
たが、走査方向を逆にする場合にはＡ＞Ｂの出力端子か
らの信号を監視する必要がある。これら信号は、予め設
定されたパラメータに応じて制御ユニットＤＥＣが自動
的に選択する。
上記実施例においては２つの論理演算ユニットＡＬＵ］
、、ＡＬＵ２を用いているが、これらを１つにすること
も可能である。その場合、例えば第１図に示す論理演算
ユニットＡＬＵＩに替えてブリセント機能を備えるカウ
ンタを設ける。そしてそのカウンタのプリセットデータ
端子にマルチプレクサを介して走査開始アドレス５ＴＡ
Ｄと論理演算ユニットＡ Ｌ Ｕ ２の出力信号の一方
を印加し、読み出しパルスＲ，Ｄでカウントアツプ（又
はカウントダウン）するように構成する。但し、この構
成では論理演算ユニットＡＬＵ２の出力の切換えやラッ
チのタイミングを生成するのが難しく、特に主走査方向
と副走査方向とを入れ換える場合には頻繁にＡＬＵ２の
切換えを行なう必要があり、かえって回路構成が複雑に
なフたり走査速度が遅くなったりする可能性がある。
、、ＡＬＵ２を用いているが、これらを１つにすること
も可能である。その場合、例えば第１図に示す論理演算
ユニットＡＬＵＩに替えてブリセント機能を備えるカウ
ンタを設ける。そしてそのカウンタのプリセットデータ
端子にマルチプレクサを介して走査開始アドレス５ＴＡ
Ｄと論理演算ユニットＡ Ｌ Ｕ ２の出力信号の一方
を印加し、読み出しパルスＲ，Ｄでカウントアツプ（又
はカウントダウン）するように構成する。但し、この構
成では論理演算ユニットＡＬＵ２の出力の切換えやラッ
チのタイミングを生成するのが難しく、特に主走査方向
と副走査方向とを入れ換える場合には頻繁にＡＬＵ２の
切換えを行なう必要があり、かえって回路構成が複雑に
なフたり走査速度が遅くなったりする可能性がある。
■発明の効果
以上のとおり、本発明によれば簡単な回路構成で高速メ
モリ走査を行ないうる。なお本発明で用いる論理演算手
段は、最小限、加算機能を備える構成の簡単なものでよ
い。
モリ走査を行ないうる。なお本発明で用いる論理演算手
段は、最小限、加算機能を備える構成の簡単なものでよ
い。
第１図は、本発明を実施する一形式のメモリ走査装置の
ブロック図である。 第２図は、第１図の装置の動作順を示すフローチャート
である。 第３図は、第１図の装置の信号のタイミングの一例を示
すタイミングチャートである。 第４図は、メモリのアドレスと２次元座標との関係を示
す平面図である。 ＡＬＵＩ ：論理演算ユニ７ト（アドレス情報生成手段
）ＡＬＵ２ ：論理演算ユニツト（論理演算手段）ＭＰ
Ｉ：マルチプレクサ（更新量出力手段）ＬＴ６：ラッチ
（第１のデータ保持手段）ＬＴ７：ラッチ（第２のデー
タ保持手段）ＤＣＰ２：デジタル比較器（第１の比較手
段）ＤＣＰｌ：デジタル比較器（第２の比較手段）ＬＴ
５：ラッチ（第３のデータ保持手段）ＤＥＣ：制御ユニ
ソ１−（電子制御手段）ＢＦＩ、ＢＦ２：バノファ
ブロック図である。 第２図は、第１図の装置の動作順を示すフローチャート
である。 第３図は、第１図の装置の信号のタイミングの一例を示
すタイミングチャートである。 第４図は、メモリのアドレスと２次元座標との関係を示
す平面図である。 ＡＬＵＩ ：論理演算ユニ７ト（アドレス情報生成手段
）ＡＬＵ２ ：論理演算ユニツト（論理演算手段）ＭＰ
Ｉ：マルチプレクサ（更新量出力手段）ＬＴ６：ラッチ
（第１のデータ保持手段）ＬＴ７：ラッチ（第２のデー
タ保持手段）ＤＣＰ２：デジタル比較器（第１の比較手
段）ＤＣＰｌ：デジタル比較器（第２の比較手段）ＬＴ
５：ラッチ（第３のデータ保持手段）ＤＥＣ：制御ユニ
ソ１−（電子制御手段）ＢＦＩ、ＢＦ２：バノファ
Claims (4)
- （１）主アドレスと副アドレスを含むメモリ走査アドレ
ス情報を生成するアドレス情報生成手段；少なくとも２
種類のアドレス更新量をアドレス情報生成手段に印加す
る更新量出力手段；アドレス情報生成手段の出力データ
を保持する第１のデータ保持手段； 主アドレスの走査終了アドレス情報を生成する論理演算
手段； 論理演算手段の出力データを保持する第２のデータ保持
手段； アドレス情報生成手段の出力と論理演算手段の出力とを
比較する第１の比較手段； 少なくとも副アドレスの走査終了アドレス情報を保持す
る第３のデータ保持手段； アドレス情報生成手段の出力と第３のデータ保持手段の
出力とを比較する第２の比較手段；および 第１の比較手段の比較結果に応じて更新量出力手段を制
御し、所定の条件が満たされるまでアドレス情報生成手
段の生成アドレス情報を順次更新する、電子制御手段； を備えるメモリ走査装置。 - （２）アドレス情報生成手段は第２の論理演算手段であ
る、前記特許請求の範囲第（１）項記載のメモリ走査装
置。 - （３）前記所定の条件は、第１の比較手段の出力が所定
の状態になったこと、第２の比較手段の出力が所定の状
態になったこと、およびメモリから読み出されたデータ
が所定値になったこと、の少なくとも１つを含む、前記
特許請求の範囲第（１）項記載のメモリ走査装置。 - （４）更新量出力手段は２つのデータ保持手段を備える
、前記特許請求の範囲第（１）項、第（２）項又は第（
３）項記載のメモリ走査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137026A JPS6116347A (ja) | 1984-07-02 | 1984-07-02 | メモリ走査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137026A JPS6116347A (ja) | 1984-07-02 | 1984-07-02 | メモリ走査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116347A true JPS6116347A (ja) | 1986-01-24 |
Family
ID=15189103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137026A Pending JPS6116347A (ja) | 1984-07-02 | 1984-07-02 | メモリ走査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116347A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6372876A (ja) * | 1986-07-17 | 1988-04-02 | ライボルト−ヘレ−ウス・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | マグネトロン原理によるスパツタリング陰極 |
| JPS6362892U (ja) * | 1986-10-14 | 1988-04-26 | ||
| JPH01228034A (ja) * | 1988-03-08 | 1989-09-12 | Matsushita Electric Ind Co Ltd | アドレス制御装置 |
| JPH02274874A (ja) * | 1989-04-17 | 1990-11-09 | Materials Res Corp | 基板被覆堆積用スパッタ装置及び方法 |
-
1984
- 1984-07-02 JP JP59137026A patent/JPS6116347A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6372876A (ja) * | 1986-07-17 | 1988-04-02 | ライボルト−ヘレ−ウス・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | マグネトロン原理によるスパツタリング陰極 |
| JPH09576U (ja) * | 1986-07-17 | 1997-12-22 | ライボルト−ヘレーウス・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | マグネトロン原理によるスパッタリング陰極 |
| JPS6362892U (ja) * | 1986-10-14 | 1988-04-26 | ||
| JPH01228034A (ja) * | 1988-03-08 | 1989-09-12 | Matsushita Electric Ind Co Ltd | アドレス制御装置 |
| JPH02274874A (ja) * | 1989-04-17 | 1990-11-09 | Materials Res Corp | 基板被覆堆積用スパッタ装置及び方法 |
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