JPS6116377A - メモリ走査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ■発明の分野 本発明は、２以上の次元のパラメータで特定される所定
領域のメモリの走査を行なうメモリ走査装装置に関し、
特に高速処理の可能なメモリ走査装置に関する。

■従来の技術 例えば２次元の画像データや文字パターンデータを処理
する場合、各々の画素の位置を計算し、その位置が処理
範囲に入るかどうがを判定しながら、データの読み取り
及びデータの判定を行ない、これらの動作を繰り返し行
なっている。この種の処理は、比較的複雑であるため、
汎用のマイクロプロセッサにより処理することが多い。

しかし、この種の繰り返し処理をマイクロプロセッサで
行なうと非常に長い時間を要する。そこで、処理速度を
上げる場合には、アドレス計算等の演算を専用のハード
ウェア装置で処理する装置構成がとられることが多いが
、この種の装置は構成が複雑で高価である。

■発明の目的 ２以上の次元で表わされる所定のアドレス領域に対する
メモリ走査を高速で行奇う装置の構成を簡単にするとと
左目的とする。

■発明の構成 上記目的を達成するため、本発明においては、各々の走
査軸のアドレス、つまり２次元の場合にはメモリの主ア
ドレスと副アドレスを計数する複数のカウンタを用いて
走査アドレスを生成する。

こわらのカウンタは、それらの出力が直接アドレス情報
になるように、走査領域に応じた初期値をプリセットす
る機能を備えるものにする。また各走査軸の走査終了位
置を定めるために、ラッチのようなデータ保持手段を複
数備え、それらに保持された値と前記カウンタが出力す
る値とを比較する。主走査方向のアドレスが終了位置に
達した心、それを計数するカウンタに初期値を再セット
し、他方のカウンタに計数パルスを出力する。

文字パターン認識においては、例えば、そのパターンの
大きさを識別するため、所定領域内の黒画素（又は白画
素）の開始位置、終了位置等を知る必要が生ずる。そこ
で、本発明の１つの好ましい態様においては、メモリか
ら読み出したデータが所定の値になったら、その時点で
走査を終了する。このようにすれば、走愉：終了後にカ
ウンタの値を読むことで、黒画素又は白画素の開始位置
夕知ることができる。

また、本発明の更に好ましい態様においては、主走査方
向と副走査方向とを六九換える走査軸切換手段を設け、
またカウンタを可逆カウンタとして、任意の走査軸で任
意の方向に向かって走査可能１；する。このようにすれ
ば、様々な走査モー１−で走査を行なうことにより、例
えは文字パターンの一ヒ下左右において、黒画素ヌは白
画素の開始位置によび終了位置を知りうる。

上記のような構成にすると、走査終了時には、ノｉウン
タに最終走査画素の次の画素のアドレスが保持される。

従って、例えば最初に見つかった黒画素の位置を知るた
めには、走査終了後に、カウンタの内容を読んでそれか
ら１を引かなければならない。そこで、本発明の好まし
い態様においては、走査終了条件が満たされたら、カウ
ンタの計数方向を切換え、１クロック分遅らせて動作を
終了する。つまり、アップカウントをしている場合には
、走査終了条件が満たされた後で、カウンタの値をデク
リメントしてから動作を終了する。これによれば５自動
的にアドレスの補正が行なわれるので、カウンタの内容
が、知りたい位置情報と一致し、計算の必要がなくなる
。

発明の実施例 以下、図面を参照して本発明の詳細な説明する。

第１．　ａ図および第１ｂ図に、本発明を実施するメモ
リ走査装置を示す。この装置の動作を概略でいうと、こ
の装置は、外部から印加される読み出し用クロックパル
スＲＤに同期して、予め設定された所定の２次元領域の
メモリアドレスを順次生成し、所定の条件が満たされる
までそれを繰り返す。つまり、この装置のアドレス出力
端子ＡＤＲ５Ｈ及びＡＤＲ５Ｌにメモリのアドレスライ
ンを接続し、そのメモリのデータ読み出し制御端子にも
クロックパルスＲＤを与えることにより、そのメモリは
、予め設定された２次元領域のデータを順次出力する。

この装置を使用する場合、メモリは横方向が２のｎ１乗
、縦方向が２の０２乗（ｎｌ、ｎ２は任意）でそれぞれ
表わされる大きさの２次元座４１（アドレス）に配置す
る。例えば、ｎｌ及びｎ２をそれぞれ■０及び９とすれ
ば、１０２４（横）Ｘ５１２（縦）で構成される２次元
座標を構成することができる。

その場合、メモリアドレスは、１９ビツトの２値データ
で構成されるアドレス情報によって表わされるが、その
アドレス情報の上位９ビツトと下位ＩＯビットは、それ
ぞれメモリの２次元領域の縦方向の座標および横方向の
座標に対応する。そこで、第１ａ図に示される回路では
、アドレス情報ＡＤＲ５Ｈ及びＡＤＲ５Ｌを、それぞれ
ｎ２ビツト及びｎ１ビｙトで構成している。

第１ａ図に示すカウンタＣＮＴＸ及びＣＮＴＹが、それ
ぞれ２次元メモリ領域の横方向座標および縦方向座標を
生成する。これらのカウンタＣＮＴＸ及びＣＮＴＹは、
プリセット機能を備えたアップ／ダウンカウンタである
。ＤＡＴＡがプリセットするデータの入力端子、ＬＤが
データのプリセット指示入力端子、Ｕ／Ｄがアップカウ
ントとダウンカウントの選択指示入力端子、ＣＫがＭＪ
数パルスの入力端子、ＥＮが計数許可制御入力端子、そ
してＯＵＴが計数データの出力端子であり、これらの端
子は正論理で動作する。

ランチＬＴＩ及びＬ　Ｔ、２は、それぞれ走査終了アド
レスの下位（横方向座標）及び上位（縦方向座標）の値
を保持するために備わっており、ラッチＬＴ３及びＬＴ
４は、それぞれ走査開始アドレスの下位及び上位の値を
保持するために備わっている。デジタル比較器ＤＣＰＩ
はカウンタＣＮＴＸが出力する値とランチＬＴＩが出力
する値とを比較し、デジタル比較器ＤＣＰ２はカウンタ
ＣＮＴＹが出力する値とランチＬＴ２が出力する値とを
比較する。

デジタル比較１ＤｃＰ１及びＤＣＰ２は、入力端子Ａの
値と入力端子Ｂの値とが一致すると、その出力端子Δ＝
Ｂに高レベルの信号（ＥＱＸ、ＥＱＹ）を出力する。つ
まり、デジタル比較器ＤＣＰ１は生成した横方向座標の
アドレス情報が走査終了位置に達すると信号ＥＱＸを出
力し、デジタル比較器ＤＣＰ２は生成した縦方向座標の
アドレス情報が走査終了位置に達すると信号ＥＱ’Ｙを
出力する。

２次元領域の走査を行なう場合、通常はその横方向を主
走査方向、縦方向を副走査方向に設定する。

しかし、例えば文字パターンの輪郭を検出する場合など
は、主走査方向と副走査方向とを逆にした方が処理が楽
になることがある。そこで、この実施例では第１ｂ図に
示す走査軸切換回路１００を設けである。この回路１０
０は、信号５ＤＩＲに応じて、主走査方向と副走査方向
とを切換える。

また、主走査及び副走査の走査方向（アドレスを増大さ
せる方向に走査するか小さくする方向に走査するか）を
いずれにも設定できるように、走査方向設定回路３００
を設けである。

第１ｂ図に示す判定回路２００が、走査領域の判定を行
ない、走査の開始及び終了を制御する。

以下、第２図のタイミングチャートをも参照して、この
装置の具体的な使用方法と動作を説明する。この装置は
、例えばマイクロコンピュータを含むシステムのパスラ
インに接続して使用される。

判定回路２００から出力される信号ＣＴは、それをシス
テムが参照しうるように、例えばマイクロコンピュータ
の入力ポートに接続される。また、走査を行なうメモリ
の出力データラインを判定口＠２００の入力端子Ｄ　ｏ
ｕｔ、に接続する。実際に使用する場合、まずアドレス
のパラメータ、すなわち走査開始アドレスの上位データ
５ＴＡＤＨ，下位データ５ＴＡＤＬ　、走査終了アドレ
スの上位データＥＤＡＤＨ。

および下位データＥＤＡＤＬをセットする。これらのデ
ータをセットする場合には、それぞ九ラッチパルスＬＰ
４．ＬＰ３．ＬＰ２及びＬＰＩを出力し、出力した各デ
ータをラッチ回路ＬＴ／Ｉ、ＬＴ３．ＬＴ２及びＬＴＩ
に保持させる。

第３図に示すようにメモリ領域の横方向座標が下位アド
レス、縦方向座標が上位アドレスにそれぞれ割り当てら
れている場合、信号５ＤＩＲを低レベルＬにセットすれ
ば、横方向が主走査方向になり縦方向が副走査方向にな
るが、信号５ＤＩＲを高レベルＨにすると、逆に縦方向
が主走査方向になり横方向が副走査方向になる。また、
信号５ＵＤＸおよび信号５ｕｏｙを高レベルＨにすると
それぞれカウンタＣＮＴＸ及びＣＮＴＹがアップカウン
ト方向（通常は、横座標が左から右方向、縦座標が上か
ら下方向）に走査を行なうが、それらの信号レベルを低
レベルＬにすると走査方向は逆になる。

この実施例では、走査を終了する条件がプログラマブル
になっている。その条件は、ラッチＬＴ５に４ビツトデ
ータ５ＣＯＮとして設定する。これらの条件は、信号Ｅ
ＱＸが出力された場合、信号ＥＱＹが出力された場合、
データ［１」　（例えば黒画素に対応）を検出した場合
、及びデータｒｏｊ（例えば白画素に対応）を検出した
場合、の４つが設定可能である。

例えば、うｙ　ｆ　Ｌ　Ｔ　５　ニデータｒｏ、０，１
．ＯＪを設定すれば、オアゲートＯＲ５の出力端子が高
レベルＨになるのは、信号ＥＱＸとＥＱＹが共に高レベ
ルＨになった場合か又はデータ「１」を検出した場合で
ある。この場合、アンドゲートＡＮ６の出力端子が常時
低レベルＬになるので、データｒＯＪを検出した場合、
の条件はマスクされる。

同様に、ラッチＬＴ５にデータｒｌ、０，１．ＯＪをセ
ットすれば、オアゲートＯＲ３の出力端子が常時高レベ
ルＨになるので、信号ＥＱＸが出力された場合、の条−
件がマスクされて信号ＥＱＹが出力されると直ちに条件
が成立する。またデータｒｏ、１，１．Ｏｊをセットす
れば、オアゲートＯＲ４の出力端子が常時高レベルＨに
なるので、信号ＥＱＹが出力された場合、の条件がマス
クされて信号ＥＱＸが出力されると直ぢに条件が成立す
る。

信号５ＤＩＲを低レベルＬにセント（横方向が主走査、
縦方向が副走査）し、信号５ＵＤＸ及び５ＵＤＹをそれ
ぞれＨ及びＨ（ＣＮＴＸ、ＣＮＴＹ共にアップカウント
）にセットし、データ５ＣＯＮとしてｒＱ、０，１．Ｏ
Ｊをセットした場合の動作を説明する。

まず最初に、信号ＬＯＡＤＸ及びＬＯＡＤＹを印加する
。これによって、カウンタＣＮＴＸ及びＣＮＴＹにそれ
ぞれラッチＬＴ３及びＬＴ４から初期値５ＴＡＤＬ及び
５ＴＡＤＨがプリセットされる。ホールト信号ＨＯＬＤ
は高レベルＨであり、読み出しクロックＲＤが印加され
ると、それがカウンタＣＮＴＸ及びＣＮＴＹのクロック
端子に印加される。

信号５ＤＩＲがＬであるため、走査軸切換回路１００は
、信号ＥＮＸを１；を時１−Ｉ　ｋｍし、信号ＥＱＸが
現われた時だけ信号ＥＮＹをＨにセットする。従って、
カウンタＣＮＴＸは常時計数許可状態にあり、カウンタ
ＣＮＴＹは信号ＥＱＸが現われた時だけ計数許可状態に
なる。

この状態ではアドレス情報５ＴＡＤＩＩ　＋　５ＴＡＤ
Ｌがメモリのアドレス端子に印加されるので、ここで１
つのパルスＲＤが出力されると、それによって走査開始
位置のメモリの内容が読み出される。それと同時に、こ
のパルスＲＤによって計数許可状態のカウンタＣＮＴＸ
が１つカウントアツプし、その計数値は５ＴＡＤＬ　＋
　１になる。カウンタＣＮＴＹは、計数禁止状態にある
ので、パルスＲＤに応答せず、計数値は変わらない。同
様に、パルスＲＤが現われる毎にカウンタＣＮＴＸの内
容が更新され、そのつどメモリの内容が読み出される。

カウンタＣＮＴＸの計数値が横方向座標の最終値ＥＤＡ
ＤＬに達すると、比較器ＤＣ：Ｐ１が一致信号ＥＱＸを
出力する。信号ＥＱＸが高レベル■４の間、信号ＬＤＸ
及びＥＮＹｔ高レベルしになる。信号ＬＤＸが高レベル
Ｈになると、カウンタＣＮＴＸにはラッチＬＴ３から初
期値５ＴＡＤＬが再びプリセットされ、その計数値が５
ＴＡＤＬに戻る。信号ＥＮＹが高レベルＨになると、カ
ウンタＣＮＴＹが計数許可状態になり、次にパルスＲＤ
が印加された時にカウンタＣＮＴＹの計数値が＋１され
る。つまり、走査位置は、横方向は走査領域の右端から
左端に移り縦方向は１つ下の座ｓシこ移る。以後同様に
して、パルスＲＤが印加される毎に位置を更新して動作
を続ける。

走査の途中でメモリから出力されるデータが「１」レベ
ルになると、アンドゲートＡＮ５の出力端子が高レベル
Ｈになり、オアゲートＯＲ５の出力端子が高レベルＨに
なる。すると、走査方向設定回路３００を構成する排他
的論理和回路Ｅ’ＸＬおよびＥＸ２の出力レベルが反転
し、それまでアップカウントレベルに設定されていた信
号ＵＤＸおよびＵＤＹが、共にダウンカウントレベルに
変化する。これによって、カウンタＣＮＴＸおよびＣＮ
ＴＹはダウンカウントモードに切り換わる。

この後でパルスＲＤが印加されると、カウンタＣＮＴＸ
の計数値が−１され、ＤタイプのフリップフロップＤＦ
Ｆの端子りに印加される高レベルＨを出力端子にセット
する。これによって走査終了信号ＣＴが高レベルＨにな
り、ホールド信号Ｈ○ＬＤが低レベルＬになる。ホール
ド信号ＨＯＬＤによって、カウンタＣＮＴＸ及びＣＮＴ
Ｙの計数はストップする。

オアゲートＯＲ５の出力信号によってカウンタＣＮＴＸ
及びＣＮＴＹの計数方向を切換えるのは、計数値の補正
を自動的に行なうためである。すなわち、例えばアドレ
スＡＤＲ８においてデータ「１」を見つけた場合、その
時にメモリデータを読み出すためのパルスＲＤによって
、カウンタＣＮＴＸ及びＣＮＴＹの計数値はＡＤＲ３＋
１になる。そこで、カウンタＣＮＴＸ及びＣＮＴＹの計
数方向を逆に設定した後、パルスＲＤが１つ現われてか
ら動作を終了すると、カウンタＣＮＴＸ及びＣＮＴＹの
計数値が補正されてＡＤＲ８に戻る。

このようにしてカウンタＣＮＴＸ及びＣＮＴＹに得られ
淋アドレス情報は、バッファＢＦを介して外部（例えば
マイクロコンピュータ）から読み取ることができる。

走査範囲内にデータ「１」が存在しなければ、信号ＥＱ
ＸとＥＱＹが同時に現われた時、つまり走査範囲の終了
位置ＨＤＡＤＨ＋　ＥＤＡＤＬに達した時に動作を終了
する。

つまり、走査開始アドレス、走査終了アドレス等のパラ
メータをセットするだけで、その範囲内の大量のメモリ
を走査して、初めて現われたデータｒｌＪ又はデータｒ
ＯＪの存在したアドレスを出力する。この検索処理は、
ハードウェアで行なうので非常に高速である。

なお、上記実施例では主走査方向と副走査方向とを切り
換えるために走査軸切換回路１００を用いたが、第４図
に示す回路を用いてもよい。すなわち、この例ではメモ
リに接続するアドレス情報ラインとカウンタの出力う°
インとをマルチプレクサＭＰＸ１及びＭＰＸ２を介して
接続し、アドレスの上位グループと下位グループとが入
れ換えられるように構成している。但し、この構成にす
る場合には、アドレスの上位グループのビット数と下位
グループのビット数とを同一にする必要がある。々お、
この実施例ではランチＬ　Ａ　４　、オアゲ−トＯＲ２
等が不要である。

■効果 以上のとおり本発明によれば、構成の簡単な装置を用い
てメモリの走査を高速で行なうことができ、例えば文字
パターン認識の前処理等に有効である。

【図面の簡単な説明】

第１ａ図および第１ｂ図は、本発明を実施するメモリ走
査装置を示すブロック図である。 第２図は、第１ａ図および第１ｂ図に示す装置を使用す
る場合の動作例を示すタイミングチャートである。 第３図は、メモリのアドレスと２次元座標との関係を示
す平面図である。 第４図は、本発明の変形例における回路の一部を示すブ
ロック図である。 １００：走査軸切換回路 ２００：判定回路（電子制御手段） ３０ｏ：走査方向設定回路

Claims (6)

【特許請求の範囲】
1. （１）初期値設定機能を備える第１のカウンタ；初期値
   設定機能を備える第２のカウンタ； 主アドレスの走査終了位置データを保持する第１のデー
   タ保持手段； 副アドレスの走査終了位置データを保持する第２のデー
   タ保持手段； 前記第１のカウンタに設定する初期値と第２のカウンタ
   に設定する初期値の少なくとも一方を保持する第３のデ
   ータ保持手段； 前記第１のカウンタの計数値と第１のデータ保持手段の
   値とを比較してその結果を出力する第１の比較手段； 前記第２のカウンタの計数値と第２のデータ保持手段の
   値とを比較してその結果を出力する第２の比較手段；お
   よび 前記第１のカウンタと第２のカウンタの一方に計数パル
   スを順次与え、そのカウンタの計数値が所定値になると
   、そのカウンタに第３のデータ保持手段の値を再セット
   して他方のカウンタに計数パルスを与え、所定の条件が
   満たされるまでこれらの動作を繰り返す電子制御手段； を備えるメモリ走査装置。
2. （２）前記所定の条件は、電子制御手段に備わったレジ
   スタに予め設定されたデータに応じて設定され、前記第
   １の比較手段の出力が所定状態になったこと、前記第２
   の比較手段の出力が所定状態になったこと、およびメモ
   リから読み出されたデータが所定値になったこと、の少
   なくとも１つを含む、前記特許請求の範囲第（１）項記
   載のメモリ走査装置。
3. （３）電子制御手段は、メモリの主アドレスと副アドレ
   スとの走査順を入れ換える走査軸切換手段を備える、前
   記特許請求の範囲第（１）項記載のメモリ走査装置。
4. （４）走査軸切換手段は、第１のカウンタの出力ライン
   と第２のカウンタの出力ラインの一方を選択的にメモリ
   アドレスラインの上位グループに接続し、第１のカウン
   タの出力ラインと第２のカウンタの出力ラインの他方を
   選択的にメモリアドレスラインの下位グループに接続す
   るマルチプレクサを備える、前記特許請求の範囲第（３
   ）項記載のメモリ走査装置。
5. （５）第１のカウンタと第２のカウンタは可逆カウンタ
   である、前記特許請求の範囲第（１）項、第（２）項、
   第（３）項又は第（４）項記載のメモリ走査装置。
6. （６）電子制御手段は、第１のカウンタと第２のカウン
   タの少なくとも一方の計数方向を反転する信号反転手段
   と、遅延手段とを備え、前記所定の条件が満たされると
   、第１のカウンタと第２のカウンタの少なくとも一方の
   計数方向を反転し、そのカウンタに計数パルスを１つ出
   力した後で動作を終了する、前記特許請求の範囲第（５
   ）項記載のメモリ走査装置。