JPH0277935A - ラインバッファメモリ - Google Patents
ラインバッファメモリInfo
- Publication number
- JPH0277935A JPH0277935A JP23094388A JP23094388A JPH0277935A JP H0277935 A JPH0277935 A JP H0277935A JP 23094388 A JP23094388 A JP 23094388A JP 23094388 A JP23094388 A JP 23094388A JP H0277935 A JPH0277935 A JP H0277935A
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- Japan
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- ram
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データの時間変換（Ａの周波数−Ｂの周波
数）を効率良く行うと共に、データの編集が容易なライ
ンバッファメモリに関するものである。
数）を効率良く行うと共に、データの編集が容易なライ
ンバッファメモリに関するものである。
第３図は従来の、例えばマイクロコンピュータ（以下マ
イコンと称する）で作成された画像を画像表示機器に一
定のリズムで表示する場合等に必要となる、データの時
間変換を行う装置の一般的な構成の一例を示す図であり
、一般的にデュアルポートＲＡＭと呼ばれるものを示し
ている０図中、１は入力信号を接続する入力端子、２は
時間変換された出力信号が出力される出力端子、４は時
間変換前のリズムとなる入力データをＲＡＭ１７に書込
むための書込みクロック（例えばマイコンのＣＰＵ、Ｍ
ＰＵ等のコントローラのライトクロック）を印加する端
子、５は変換後に必要とされるリズム（例えば上記マイ
コンの周辺機器である画像表示機器のリズ÷）となる読
出しクロックを印加する端子である。又、第４図は第３
図の装置の動作を説明するためのタイミング図であり、
１００はＲＡＭ１７に格納されたデータである。
イコンと称する）で作成された画像を画像表示機器に一
定のリズムで表示する場合等に必要となる、データの時
間変換を行う装置の一般的な構成の一例を示す図であり
、一般的にデュアルポートＲＡＭと呼ばれるものを示し
ている０図中、１は入力信号を接続する入力端子、２は
時間変換された出力信号が出力される出力端子、４は時
間変換前のリズムとなる入力データをＲＡＭ１７に書込
むための書込みクロック（例えばマイコンのＣＰＵ、Ｍ
ＰＵ等のコントローラのライトクロック）を印加する端
子、５は変換後に必要とされるリズム（例えば上記マイ
コンの周辺機器である画像表示機器のリズ÷）となる読
出しクロックを印加する端子である。又、第４図は第３
図の装置の動作を説明するためのタイミング図であり、
１００はＲＡＭ１７に格納されたデータである。
次に、第３図の装置においてＪ例えば１ｋＨｚの周波数
で生成されたデータを２ｋＨｚに変換する場合について
、その動作を説明する。
で生成されたデータを２ｋＨｚに変換する場合について
、その動作を説明する。
まず、第４図（ａ）に示すように、１ｋＨｚの書込みク
ロックを書込みクロック入力端子４に印加し、書込みデ
ータを入力端子１に印加すると、１ｋＨｚの周期に同期
してＲＡＭ１７の０番地から順に書込みデータが格納さ
れる０図では、０番地から３番地まで、４ｂｉｔのデー
タ“０１１０″が格納されて行く例を示している。
ロックを書込みクロック入力端子４に印加し、書込みデ
ータを入力端子１に印加すると、１ｋＨｚの周期に同期
してＲＡＭ１７の０番地から順に書込みデータが格納さ
れる０図では、０番地から３番地まで、４ｂｉｔのデー
タ“０１１０″が格納されて行く例を示している。
一方、第４図中）に示すように、読出し時は、２ｋＨｚ
の読出しクロックを読出しクロック端子５に印加すると
、ＲＡＭ１７に格納されたデータが２ｋＨｚの周期に同
期してＲＡＭの０番地から順に読出されて行く。図では
、０番地から３番地まで、４ｂｉｔのデータ“０１１０
″が順に読出されて行く例を示している。
の読出しクロックを読出しクロック端子５に印加すると
、ＲＡＭ１７に格納されたデータが２ｋＨｚの周期に同
期してＲＡＭの０番地から順に読出されて行く。図では
、０番地から３番地まで、４ｂｉｔのデータ“０１１０
″が順に読出されて行く例を示している。
従来のデータの時間変換を行う装置は以上のように構成
されているので、読出し時に書込みを同時に行うと、読
出しているデータを破壊する恐れがあるため、読出しと
書込みはシーケンシャル（書込み一読出し一書込み−）
に行う必要があり、読出し、書込みを同時に行えないた
めに時間変換の効率が悪くなるといった問題点があった
。
されているので、読出し時に書込みを同時に行うと、読
出しているデータを破壊する恐れがあるため、読出しと
書込みはシーケンシャル（書込み一読出し一書込み−）
に行う必要があり、読出し、書込みを同時に行えないた
めに時間変換の効率が悪くなるといった問題点があった
。
この発明は、上記の問題点を解決すべくなされたもので
、読出しと書込みとが同時に行え、時間変換を効率良く
行えると共にデータの編集の行い易いラインバッファメ
モリを得ることを目的とする。
、読出しと書込みとが同時に行え、時間変換を効率良く
行えると共にデータの編集の行い易いラインバッファメ
モリを得ることを目的とする。
この発明に係るラインバッファメモリは、Ａ。
８２つのメモリ領域を用い、Ａ （Ｂ）が書込み状態の
時Ｂ （Ａ）が読出し状態となるトグル方式を採用し、
アドレス設定用のレジスタにあらかじめ２つのメモリ動
作の切換え（Ａ （Ｂ）が書込み状態から読出し状態、
Ｂ （Ａ）が読出し状態から書込み状態）のタイミン
グ（アドレス）を設定しておき、読出し状態にあるメモ
リＢ （Ａ）から情報が読出され設定したアドレスまで
情報が読出された時に、トグル信号を要求するための割
込み信号を発生するようにしたものである。
時Ｂ （Ａ）が読出し状態となるトグル方式を採用し、
アドレス設定用のレジスタにあらかじめ２つのメモリ動
作の切換え（Ａ （Ｂ）が書込み状態から読出し状態、
Ｂ （Ａ）が読出し状態から書込み状態）のタイミン
グ（アドレス）を設定しておき、読出し状態にあるメモ
リＢ （Ａ）から情報が読出され設定したアドレスまで
情報が読出された時に、トグル信号を要求するための割
込み信号を発生するようにしたものである。
この発明においては、Ａ、８２つのメモリ領域を用い、
Ａ （Ｂ）が書込み状態の時Ｂ （Ａ）が読出し状態と
なるように設定し、トグル動作させるタイミングはアド
レス設定レジスタにあらかじめ設定しておき、そのタイ
ミングになった時にＣＰＵ、ＭＰＵ等のコントローラに
割込み信号を発生して、トグル動作するタイミングをＣ
ＰＵ又はＭＰＵ等のコントローラに知らせることにより
、このコントローラからトグル信号が発生されて上記ト
グル動作が行われ、読出し、書込みを同時に行うことが
可能となる。
Ａ （Ｂ）が書込み状態の時Ｂ （Ａ）が読出し状態と
なるように設定し、トグル動作させるタイミングはアド
レス設定レジスタにあらかじめ設定しておき、そのタイ
ミングになった時にＣＰＵ、ＭＰＵ等のコントローラに
割込み信号を発生して、トグル動作するタイミングをＣ
ＰＵ又はＭＰＵ等のコントローラに知らせることにより
、このコントローラからトグル信号が発生されて上記ト
グル動作が行われ、読出し、書込みを同時に行うことが
可能となる。
第１図は本発明の一実施例によるラインバッファメモリ
を示す構成図であり、図において、１は入力信号を接続
する入力端子、２は時間変換された出力信号が出力され
る出力端子、３はＣＰＵ。
を示す構成図であり、図において、１は入力信号を接続
する入力端子、２は時間変換された出力信号が出力され
る出力端子、３はＣＰＵ。
ＭＰＵ等のコントローラにトグル信号を要求するための
割込み信号を出力する割込み端子、４は時間変換前のリ
ズムとなる入力データをＲＡＭに書込むための書込みク
ロック（例えばマイコンのＣＰＵ、ＭＰＵ等のコントロ
ーラのライトクロック）を印加する端子、５は変換後に
必要とされるリズム（例えば上記マイコンの周辺機器で
ある画像表示機器のリズム）となる読出しクロックを印
加する端子、６はＲＡＭの状態を変更するためのトグル
信号を印加するトグル端子、７は読出しの範囲を設定す
るためのアドレス設定端子、８はＲＡＭ（Ａ） 、９は
ＲＡＭ （Ｂ） 、１０は書込み時のＲＡＭアドレスを
示すライトカウンタ、１１は読出し時のＲＡＭアドレス
を示すリードカウンタ、１２は読出しの範囲を記憶する
ためのアドレス設定レジスタ、１３はリードカウンタ１
１の値とアドレス設定レジスタ１２の値とを比較し一致
した時に割込み信号を発生するコンパレータ、１４は入
力信号１をＲＡＭ （Ａ）８又はＲＡＭ （Ｂ）９に振
り分けるセレクタ、１５は書込みクロック４又は読出し
クロック５をＲＡＭ （Ａ）８又はＲＡＭ（Ｂ） ９に
振り分けるセレクタ、１６はＲＡＭ （Ａ）８又はＲＡ
Ｍ （Ｂ）９の何れのデータを出力するかを決定するセ
レクタである。
割込み信号を出力する割込み端子、４は時間変換前のリ
ズムとなる入力データをＲＡＭに書込むための書込みク
ロック（例えばマイコンのＣＰＵ、ＭＰＵ等のコントロ
ーラのライトクロック）を印加する端子、５は変換後に
必要とされるリズム（例えば上記マイコンの周辺機器で
ある画像表示機器のリズム）となる読出しクロックを印
加する端子、６はＲＡＭの状態を変更するためのトグル
信号を印加するトグル端子、７は読出しの範囲を設定す
るためのアドレス設定端子、８はＲＡＭ（Ａ） 、９は
ＲＡＭ （Ｂ） 、１０は書込み時のＲＡＭアドレスを
示すライトカウンタ、１１は読出し時のＲＡＭアドレス
を示すリードカウンタ、１２は読出しの範囲を記憶する
ためのアドレス設定レジスタ、１３はリードカウンタ１
１の値とアドレス設定レジスタ１２の値とを比較し一致
した時に割込み信号を発生するコンパレータ、１４は入
力信号１をＲＡＭ （Ａ）８又はＲＡＭ （Ｂ）９に振
り分けるセレクタ、１５は書込みクロック４又は読出し
クロック５をＲＡＭ （Ａ）８又はＲＡＭ（Ｂ） ９に
振り分けるセレクタ、１６はＲＡＭ （Ａ）８又はＲＡ
Ｍ （Ｂ）９の何れのデータを出力するかを決定するセ
レクタである。
第２図は第１図の装置の動作を説明するためのタイミン
グチャートであり、１０１．１０２はそれぞれＲＡＭ
（Ａ）、 （Ｂ）に格納されたデータである。この図
では簡単化のため、ＲＡＭ （Ａ）。
グチャートであり、１０１．１０２はそれぞれＲＡＭ
（Ａ）、 （Ｂ）に格納されたデータである。この図
では簡単化のため、ＲＡＭ （Ａ）。
（Ｂ）の書込みを４ｂｉｔ、読出しを３ ｂｉｔとし、
書込みと読出しのクロック周波数は同じとして示してい
る。
書込みと読出しのクロック周波数は同じとして示してい
る。
最初、ＲＡＭ （Ａ）が書込み状態に設定され、入力端
子１に入力された“０１１０”の情報が書込みクロック
４に同期してＲＡＭ （Ａ）の０番地から３番地に書込
まれる（第２図（ａ））、その時、ＲＡＭ （Ｂ）は読
出し状態に設定され読出しクロック５に同期してＲＡＭ
（Ｂ）の１番地から３番地に書かれていた情報“１０
０”が出力端子２に出力される。この例では、アドレス
設定レジスタ１２にはスタートアドレス１番地、ストッ
プアドレス３番地が設定されており、リードカウンタ１
１が３番地の“３″を選択した時にコンパレータ１３は
割込み信号３を発生し、ＣＰＵ、ＭＰＵ等のコントロー
ラにトグル信号を要求する。コントローラはそれを受け
てトグル信号６を発生する（同図（ｂｌ）。
子１に入力された“０１１０”の情報が書込みクロック
４に同期してＲＡＭ （Ａ）の０番地から３番地に書込
まれる（第２図（ａ））、その時、ＲＡＭ （Ｂ）は読
出し状態に設定され読出しクロック５に同期してＲＡＭ
（Ｂ）の１番地から３番地に書かれていた情報“１０
０”が出力端子２に出力される。この例では、アドレス
設定レジスタ１２にはスタートアドレス１番地、ストッ
プアドレス３番地が設定されており、リードカウンタ１
１が３番地の“３″を選択した時にコンパレータ１３は
割込み信号３を発生し、ＣＰＵ、ＭＰＵ等のコントロー
ラにトグル信号を要求する。コントローラはそれを受け
てトグル信号６を発生する（同図（ｂｌ）。
トグル信号６によりＲＡＭ （Ａ）が読出し状態になり
、先程ＲＡＭ （Ａ）の０番地から３番地に書かれた情
報“０１１０”の内、アドレス設定レジスタ１２に設定
されている１番地から３番地までの情報＠１１０”が読
出しクロック５に同期して出力端子２に出力され、３番
地まで読出した時に先程と同様に割込み信号３を発生す
る（同図（Ｃ））。
、先程ＲＡＭ （Ａ）の０番地から３番地に書かれた情
報“０１１０”の内、アドレス設定レジスタ１２に設定
されている１番地から３番地までの情報＠１１０”が読
出しクロック５に同期して出力端子２に出力され、３番
地まで読出した時に先程と同様に割込み信号３を発生す
る（同図（Ｃ））。
なお、ＲＡＭ （Ｂ）はその時書込み状態にあり、この
例では“００１１″の情報が書込まれている（同図（ｄ
））。
例では“００１１″の情報が書込まれている（同図（ｄ
））。
このような装置では、読出し、書込みを同時に行っても
データを破壊する恐れがなく、時間変換を効率良く行え
、又、データの編集が行い易い。
データを破壊する恐れがなく、時間変換を効率良く行え
、又、データの編集が行い易い。
なお、上記実施例ではＲＡＭ （Ａ）、ＲＡＭ （Ｂ）
はそれぞれ１ ｂｉｔ幅のデータメモリ領域として説明
したが、これは複数ｂｉｔ幅（例えばＩ ＢＹＴＩＩ！
ＴＥ＝ ８ｂｉｔ ）のデータメモリ領域であっても良
く、又、これらはグイナミソクＲＡＭであってもスタテ
ィックＲＡＭであっても良い。
はそれぞれ１ ｂｉｔ幅のデータメモリ領域として説明
したが、これは複数ｂｉｔ幅（例えばＩ ＢＹＴＩＩ！
ＴＥ＝ ８ｂｉｔ ）のデータメモリ領域であっても良
く、又、これらはグイナミソクＲＡＭであってもスタテ
ィックＲＡＭであっても良い。
又、上記実施例では書込みを“Ｌ”→“Ｈ”のクロック
、読出しを“Ｈ″→１Ｌ”のクロックに同期して行い、
又、書込みクロック４と読出しクロック５とを同一周波
数とした場合を示したが、これらのクロックの選定は自
由であり、どちらのクロックが速くても問題なく使用で
きる。
、読出しを“Ｈ″→１Ｌ”のクロックに同期して行い、
又、書込みクロック４と読出しクロック５とを同一周波
数とした場合を示したが、これらのクロックの選定は自
由であり、どちらのクロックが速くても問題なく使用で
きる。
さらに、上記実施例ではアドレス設定レジスタ１２に読
出しのスタートアドレスとストップアドレスの両方を設
定し、リードカウンタ値がストップアドレスに来た時に
割込み信号３を発生する場合について説明したが、この
アドレス設定は何れか一方のみの指定でも問題はないし
、スタートアドレスにリードカウンタ値が来た時に割込
み信号３を出す等、自由に設定して問題はない。
出しのスタートアドレスとストップアドレスの両方を設
定し、リードカウンタ値がストップアドレスに来た時に
割込み信号３を発生する場合について説明したが、この
アドレス設定は何れか一方のみの指定でも問題はないし
、スタートアドレスにリードカウンタ値が来た時に割込
み信号３を出す等、自由に設定して問題はない。
以上のように、本発明に係るラインバッファメモリによ
れば、２つのメモリをトグル構成とし、読出しエリアを
レジスタに設定することにより必要範囲のみの読出しを
行い、必要エリアの読出し完了後に、コントローラにト
グル信号を要求する割込み信号を発生するようにしたの
で、編集が行い易く、又、時間変換を効率良く行える効
果がある。
れば、２つのメモリをトグル構成とし、読出しエリアを
レジスタに設定することにより必要範囲のみの読出しを
行い、必要エリアの読出し完了後に、コントローラにト
グル信号を要求する割込み信号を発生するようにしたの
で、編集が行い易く、又、時間変換を効率良く行える効
果がある。
第１図はこの発明の一実施例によるラインバッファメモ
リを示す構成図、第２図はその動作を説明するためのタ
イミング図、第３図は従来のデュアルポートＲＡＭを示
す構成図、第４図はその動作を説明するためのタイミン
グ図である。 ３は割込み端子、４は書込みクロック端子、５は読出し
クロック端子、６はトグル端子、８はＲＡＭ （Ａ）
、９はＲＡＭ ＣＢ） 、１２はアドレス設定レジスタ
、１３はコンパレータ。 なお、図中、同一符号は同一、又は相当部分を示す。
リを示す構成図、第２図はその動作を説明するためのタ
イミング図、第３図は従来のデュアルポートＲＡＭを示
す構成図、第４図はその動作を説明するためのタイミン
グ図である。 ３は割込み端子、４は書込みクロック端子、５は読出し
クロック端子、６はトグル端子、８はＲＡＭ （Ａ）
、９はＲＡＭ ＣＢ） 、１２はアドレス設定レジスタ
、１３はコンパレータ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）データの時間変換を行うラインバッファメモリに
おいて、 一方が書込み状態の時、他方が読出し状態に設定される
２つのメモリ領域と、 上記２つのメモリ領域の状態を切換えるべきアドレスを
設定するためのレジスタと、 読出し状態にあるメモリ領域から上記レジスタの設定値
まで情報が読出された時に、上記切換えを行うためのト
グル信号を要求するための割込み信号を発生する手段と
を備えたことを特徴とするラインバッファメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23094388A JPH0277935A (ja) | 1988-09-14 | 1988-09-14 | ラインバッファメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23094388A JPH0277935A (ja) | 1988-09-14 | 1988-09-14 | ラインバッファメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0277935A true JPH0277935A (ja) | 1990-03-19 |
Family
ID=16915739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23094388A Pending JPH0277935A (ja) | 1988-09-14 | 1988-09-14 | ラインバッファメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0277935A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193044A (ja) * | 1984-03-14 | 1985-10-01 | Nec Corp | デ−タバツフア装置 |
| JPS6116377A (ja) * | 1984-07-02 | 1986-01-24 | Ricoh Co Ltd | メモリ走査装置 |
| JPS63206872A (ja) * | 1987-02-24 | 1988-08-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
-
1988
- 1988-09-14 JP JP23094388A patent/JPH0277935A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193044A (ja) * | 1984-03-14 | 1985-10-01 | Nec Corp | デ−タバツフア装置 |
| JPS6116377A (ja) * | 1984-07-02 | 1986-01-24 | Ricoh Co Ltd | メモリ走査装置 |
| JPS63206872A (ja) * | 1987-02-24 | 1988-08-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
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