JPS61164254A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
- Publication number
- JPS61164254A JPS61164254A JP60006189A JP618985A JPS61164254A JP S61164254 A JPS61164254 A JP S61164254A JP 60006189 A JP60006189 A JP 60006189A JP 618985 A JP618985 A JP 618985A JP S61164254 A JPS61164254 A JP S61164254A
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- JP
- Japan
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- region
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- semiconductor device
- transistor
- semiconductor substrate
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明は同一チノブ内に集積化したＣＭＯＳ半導体装置
、特にガード領域を除去し且つラッチアップ現象を防止
したＣＭＯＳ半導体装置に関する。
、特にガード領域を除去し且つラッチアップ現象を防止
したＣＭＯＳ半導体装置に関する。
（ロ）従来の技術
ＣＭＯＳ半導体装直に於いては本質的にＰＮＰＮ構造に
よるラッチアップ現象が発生し、ＣＭＯＳ半導体装置の
動作範囲を制限していた。しかしこのラッチアップ現象
を抑制するためにレイアウト上様々の対策が考えられる
が、ラッチアップ現・ 象を抑えるためにチップサイズ
を太きくすることは困難である。そこで素子の微細化が
進むにつれてチップ−）二の面積をあまり占めない範囲
でのラッチアップ対策が非常に重要となってきた。
よるラッチアップ現象が発生し、ＣＭＯＳ半導体装置の
動作範囲を制限していた。しかしこのラッチアップ現象
を抑制するためにレイアウト上様々の対策が考えられる
が、ラッチアップ現・ 象を抑えるためにチップサイズ
を太きくすることは困難である。そこで素子の微細化が
進むにつれてチップ−）二の面積をあまり占めない範囲
でのラッチアップ対策が非常に重要となってきた。
まず従来のＣＭＯＳ半導体装置（例えば特開昭５９−１
．６３６５号公報参照）について第３図を参照ｔ、て説
明する。Ｎ型半導体基板（２１）にはＮ＋型ガード領域
Ｃ！２＋に囲まれた領域内にＰ＋型ソースおよびドレイ
ン領域（２３）（２４）およびゲート電極Ｃ５１より成
るＰチャンネルＭＯ８トランジスタ０６）が形成され、
Ｐ型ウェル領域−にはその周辺に設けたＰ＋型ガード領
域（２（至）に囲まれた領域内にＮ＋型ソースおよびド
レイン領域（２９１Ｃ３０）およびゲート電極ｌ３１）
より成るＮチャンネルＭＯ８トランジスタＣ３２１が形
成されている。両ＭＯ８トランジスタ（２６）（３２１
はインバータ回路を構成′１−るために点線で示す蒸着
アルミニウム電極層（３３）で両ドレイン領域Ｑ４）（
ト）同志、両ゲート電極（２５）Ｃ３］）同志を接続し
、ＰチャンネルＭＯ８トランジスタ（３（ｉ）のソース
領域（ハ）とＮ＋型ガード領域（２２１とが接続され電
源電圧Ｖｃｃに接続され、Ｎチャンネ＃ＭＯ８トランジ
スタ０りのソース領域（２９）とＰ＋型 。
．６３６５号公報参照）について第３図を参照ｔ、て説
明する。Ｎ型半導体基板（２１）にはＮ＋型ガード領域
Ｃ！２＋に囲まれた領域内にＰ＋型ソースおよびドレイ
ン領域（２３）（２４）およびゲート電極Ｃ５１より成
るＰチャンネルＭＯ８トランジスタ０６）が形成され、
Ｐ型ウェル領域−にはその周辺に設けたＰ＋型ガード領
域（２（至）に囲まれた領域内にＮ＋型ソースおよびド
レイン領域（２９１Ｃ３０）およびゲート電極ｌ３１）
より成るＮチャンネルＭＯ８トランジスタＣ３２１が形
成されている。両ＭＯ８トランジスタ（２６）（３２１
はインバータ回路を構成′１−るために点線で示す蒸着
アルミニウム電極層（３３）で両ドレイン領域Ｑ４）（
ト）同志、両ゲート電極（２５）Ｃ３］）同志を接続し
、ＰチャンネルＭＯ８トランジスタ（３（ｉ）のソース
領域（ハ）とＮ＋型ガード領域（２２１とが接続され電
源電圧Ｖｃｃに接続され、Ｎチャンネ＃ＭＯ８トランジ
スタ０りのソース領域（２９）とＰ＋型 。
ガード領域内とが接続されて接地電位Ｌｇに接続されて
いる。なお図中黒丸で示した点はオーミックコンタクト
を示している。
いる。なお図中黒丸で示した点はオーミックコンタクト
を示している。
斯るＣＭＯＳ半導体装置において第４図に示す如く、ラ
ンチアップは電源電圧■ｃｃにつながるＮ型半導体基板
０１）のＰ＋型ソース領域＋２３１と接地電位ｖ０につ
ながるＰ型ウェル領域（ロ）のＮ 型ソース領域（２）
の間で、Ｐ＋型ソース領域（ハ）−Ｎ型半導体基板（２
＋１−Ｐ型つェル領域ｃ力から構成されるＰＮＰトラン
ジスタ（３４１とＮ＋型ソース領域Ｑ９１−Ｐ型つェル
領域Ｇ７）−Ｎ型半導体基板（２１）から構成されるＮ
ＰＮトランジスタＯＱの双方がオン状態となったときに
発生する。従来ではラッチアップ現象を起きにくくする
ために、Ｎ＋型ガード領域ｆ２２）を設けて電源電位Ｖ
０に接続しＮ型半導体基板（２１）の電位変動を防止し
たり、Ｐ＋型ガード領域轍を設けて接地電位Ｖ Ｉｌｌ
に接続しＰ型ウェル領域０７）の電位変動を極力抑えて
いた。しかしガード領域（２２１＋２８１の電源電位Ｖ
ｃｃあるいは接地電位■。のとり方によりガード領域Ｃ
２１弼の寄生抵抗Ｒ，，Ｒ，が保持ループを形成してラ
ッチアップを発生するおそれがあった。
ンチアップは電源電圧■ｃｃにつながるＮ型半導体基板
０１）のＰ＋型ソース領域＋２３１と接地電位ｖ０につ
ながるＰ型ウェル領域（ロ）のＮ 型ソース領域（２）
の間で、Ｐ＋型ソース領域（ハ）−Ｎ型半導体基板（２
＋１−Ｐ型つェル領域ｃ力から構成されるＰＮＰトラン
ジスタ（３４１とＮ＋型ソース領域Ｑ９１−Ｐ型つェル
領域Ｇ７）−Ｎ型半導体基板（２１）から構成されるＮ
ＰＮトランジスタＯＱの双方がオン状態となったときに
発生する。従来ではラッチアップ現象を起きにくくする
ために、Ｎ＋型ガード領域ｆ２２）を設けて電源電位Ｖ
０に接続しＮ型半導体基板（２１）の電位変動を防止し
たり、Ｐ＋型ガード領域轍を設けて接地電位Ｖ Ｉｌｌ
に接続しＰ型ウェル領域０７）の電位変動を極力抑えて
いた。しかしガード領域（２２１＋２８１の電源電位Ｖ
ｃｃあるいは接地電位■。のとり方によりガード領域Ｃ
２１弼の寄生抵抗Ｒ，，Ｒ，が保持ループを形成してラ
ッチアップを発生するおそれがあった。
四 発明が解決しようとする問題点
しかしながら素子の微細化が進むにつれて両ＭＯ８トラ
ンジスタ（２Ｇ’ｒ（３功のソース領域（２３）（２！
１間の距離が小さくなるとラッチアップ現象が発生し易
くなる欠点があった。
ンジスタ（２Ｇ’ｒ（３功のソース領域（２３）（２！
１間の距離が小さくなるとラッチアップ現象が発生し易
くなる欠点があった。
またＮ＋型ガード領域（２２およびＰ＋型ガード領域困
を設けることはＣＭＯＳ半導体素子の微細化を図る上で
大きな障害となる欠点があった。
を設けることはＣＭＯＳ半導体素子の微細化を図る上で
大きな障害となる欠点があった。
に）問題点を解決するための手段
本発明は斯る欠点に鑑みてなされ、ガード領域を除去す
るとともに電源電圧■ｃｃＫ接続されるＮ＋型コンタク
ト領域０１）と接地電位ｖ。に接続されるＰ＋型コンタ
クト領域０りを両ＭＯ８トランジスタのソース領域（２
Ｈ７）間の半導体基板Ｉｌｌ上にＰ型ウェル領域（６）
上にそれぞれ配置することにより有効にラッチアップ現
象の発生を抑制するＣＭＯＳ半導体装置を提供するもの
である。
るとともに電源電圧■ｃｃＫ接続されるＮ＋型コンタク
ト領域０１）と接地電位ｖ。に接続されるＰ＋型コンタ
クト領域０りを両ＭＯ８トランジスタのソース領域（２
Ｈ７）間の半導体基板Ｉｌｌ上にＰ型ウェル領域（６）
上にそれぞれ配置することにより有効にラッチアップ現
象の発生を抑制するＣＭＯＳ半導体装置を提供するもの
である。
０１作用
本発明に依るＣＭＯＳ半導体装置ではＮ＋型コンタクト
領域Ｑｌ＋をＰ＋型コンタクト領域０２１を両トランジ
スタのソース領域＋２１ Ｆ７）間の半導体基板（１）
上にＰ型ウェル領域（６）上にそれぞれ配置するため、
ラッチアンプの保持ループを構成するＰＮＰ トランジ
スタ０４）及びＮＰＮトランジスタａつが導通しなくな
るのでランチアンプ現象を容易に防止できる。
領域Ｑｌ＋をＰ＋型コンタクト領域０２１を両トランジ
スタのソース領域＋２１ Ｆ７）間の半導体基板（１）
上にＰ型ウェル領域（６）上にそれぞれ配置するため、
ラッチアンプの保持ループを構成するＰＮＰ トランジ
スタ０４）及びＮＰＮトランジスタａつが導通しなくな
るのでランチアンプ現象を容易に防止できる。
（へ）実施例
本発明に依るＣＭＯＳ半導体装置を第１図および第２図
を参照して詳述する。
を参照して詳述する。
本発明に依るＣＭＯＳ半導体装置は第１図に示す如く、
Ｎ型半導体基板（１）にＰ＋型ソースおよびドレイン領
域（２１（３１およびゲート電極（４）より成るＰチャ
ンネルＭＯ８トランジスタ（５）を形成し、Ｐ型ウェル
領域（６）にＮ＋型ソースおよびドレイン領域＋７１（
８１およびゲート電極（９）より成るＮチャンネルＭＯ
８トランジスタ００）を形成し、両トラ／ジスク（５）
Ｑｌのソース領域＋２１１７）間の半導体基板（１）お
よびウェル領域（６）に夫々Ｎ＋型の第１コンタクト領
域（１１）およびＰ＋型の第２コンタクト領域ａ４を形
成している。両ＭＯＳトランジスタ（５）顛はインバー
タ回路を構成するために点線で示す蒸着アルミニウム電
極層０３１で両ドレイン領域ｔａ＋ｔｓ＋同志、両ゲー
ト電極＋４１（９１同志を接続し、ＰチャンネルＭＯ８
トランジスタ（５）のソース領域（２）とＮ＋型の第１
コンタクト領域０１）とが接続され電源電圧■ｃｃに接
続され、ＮチャンネルＭＯＳトランジスタＯＱのソース
領域（７）とＰ＋型の第２コンタクト領域ｕ２１とが接
続されて接地電位Ｖ ｍｓに接続されている。なお図中
黒丸で示ｌた点はオーミックコンタクトを示している。
Ｎ型半導体基板（１）にＰ＋型ソースおよびドレイン領
域（２１（３１およびゲート電極（４）より成るＰチャ
ンネルＭＯ８トランジスタ（５）を形成し、Ｐ型ウェル
領域（６）にＮ＋型ソースおよびドレイン領域＋７１（
８１およびゲート電極（９）より成るＮチャンネルＭＯ
８トランジスタ００）を形成し、両トラ／ジスク（５）
Ｑｌのソース領域＋２１１７）間の半導体基板（１）お
よびウェル領域（６）に夫々Ｎ＋型の第１コンタクト領
域（１１）およびＰ＋型の第２コンタクト領域ａ４を形
成している。両ＭＯＳトランジスタ（５）顛はインバー
タ回路を構成するために点線で示す蒸着アルミニウム電
極層０３１で両ドレイン領域ｔａ＋ｔｓ＋同志、両ゲー
ト電極＋４１（９１同志を接続し、ＰチャンネルＭＯ８
トランジスタ（５）のソース領域（２）とＮ＋型の第１
コンタクト領域０１）とが接続され電源電圧■ｃｃに接
続され、ＮチャンネルＭＯＳトランジスタＯＱのソース
領域（７）とＰ＋型の第２コンタクト領域ｕ２１とが接
続されて接地電位Ｖ ｍｓに接続されている。なお図中
黒丸で示ｌた点はオーミックコンタクトを示している。
斯上ｌ〜だ本発明のＣＭＯＳ半導体装置では第２図に示
す如く、２ノチアノプを発生するＰ＋型ンース領域（２
＋−Ｎ型半導体基板（１）−Ｐ型ウェル領域（６）から
構成されるＰＮＰ トランジスタ０４）と、Ｎ＋型ソー
ス領域（刀−Ｐ型つェル領域ｆ６）−Ｎ型半導体基板ｆ
ｉｌから構成されるＮＰＮＩランジスタ（１５）が形成
される。しかしながらＮ＋型の第１コンタクト領域旧）
が両ＭＯ８＋−ランジスタ（５）（Ｉｎ２間に設けられ
るのでＮＰＮトランジスタ０５１からの寄生電流はほと
んど第１コンタクト領域（１１）で吸い出され、ＰＮＰ
トランジスタ（１４）のベースエミッタ間にはほとんど
寄生電流が流れず半導体基板（１）の内部抵抗による保
持ループは形成されない。また第１コンタクト領域０１
）とソース領域（２）間は蒸着アルミニウム電極層（１
３）で接続されるので寄生抵抗はなく保持ループは全く
形成されない。更にＰ＋型の第２コンタクト領域（１２
）も両ＭＯＳトランジスタ（５１ＨＪ間に設けられてい
るのでＰＮＰ ）ランラスタ０滲の寄生電流はほとんど
第２コンタクト領域Ｑ２＋で吸い出されて蒸着アルミニ
ウム電極層０３）に逃げてしまいＮＰＮトランジスタ０
５１のベースにはほとんど供給すれない。このためＮＰ
ＮＩ−ランジスタ（１！ｌｉｌのベースエミッタ間にウ
ェル領域（６）の内部抵抗による保持ループは働らかな
い。また第２コンタクト領域（１２）とソース領域（７
）との間は蒸着アルミニウム電極層０１殻で接続される
ので寄生抵抗はなく保持ループを形成し７ｃい。
す如く、２ノチアノプを発生するＰ＋型ンース領域（２
＋−Ｎ型半導体基板（１）−Ｐ型ウェル領域（６）から
構成されるＰＮＰ トランジスタ０４）と、Ｎ＋型ソー
ス領域（刀−Ｐ型つェル領域ｆ６）−Ｎ型半導体基板ｆ
ｉｌから構成されるＮＰＮＩランジスタ（１５）が形成
される。しかしながらＮ＋型の第１コンタクト領域旧）
が両ＭＯ８＋−ランジスタ（５）（Ｉｎ２間に設けられ
るのでＮＰＮトランジスタ０５１からの寄生電流はほと
んど第１コンタクト領域（１１）で吸い出され、ＰＮＰ
トランジスタ（１４）のベースエミッタ間にはほとんど
寄生電流が流れず半導体基板（１）の内部抵抗による保
持ループは形成されない。また第１コンタクト領域０１
）とソース領域（２）間は蒸着アルミニウム電極層（１
３）で接続されるので寄生抵抗はなく保持ループは全く
形成されない。更にＰ＋型の第２コンタクト領域（１２
）も両ＭＯＳトランジスタ（５１ＨＪ間に設けられてい
るのでＰＮＰ ）ランラスタ０滲の寄生電流はほとんど
第２コンタクト領域Ｑ２＋で吸い出されて蒸着アルミニ
ウム電極層０３）に逃げてしまいＮＰＮトランジスタ０
５１のベースにはほとんど供給すれない。このためＮＰ
ＮＩ−ランジスタ（１！ｌｉｌのベースエミッタ間にウ
ェル領域（６）の内部抵抗による保持ループは働らかな
い。また第２コンタクト領域（１２）とソース領域（７
）との間は蒸着アルミニウム電極層０１殻で接続される
ので寄生抵抗はなく保持ループを形成し７ｃい。
以」二から明らかな様に本発明のＣＭＯＳ半導体装置で
は第１コンタクト領域圓および第２コンタクト領域Ｑ２
＋の働きによりＰＮＰ トランジスタ（１（イ）および
ＮＰＮ ）ランジスク（１５）のベースエミッタ間の保
持ループを完全に遮断するのでラッチアップ強度が大巾
て向上する。
は第１コンタクト領域圓および第２コンタクト領域Ｑ２
＋の働きによりＰＮＰ トランジスタ（１（イ）および
ＮＰＮ ）ランジスク（１５）のベースエミッタ間の保
持ループを完全に遮断するのでラッチアップ強度が大巾
て向上する。
（ト）発明の効果
本発明に依れば第１にＮ＋型の第１コンタクト領域（Ｉ
ｌｌとＰ＋型の第２コンタクト領域Ｑ２）のレイアウト
のみでラッチアンプ現象を有効に抑制でき、容易にラッ
チアンプ対策を採ることができる。
ｌｌとＰ＋型の第２コンタクト領域Ｑ２）のレイアウト
のみでラッチアンプ現象を有効に抑制でき、容易にラッ
チアンプ対策を採ることができる。
第２に本発明ではガード領域を用いることなくラッチア
ップ強度を向上できるので、ＣＭＯＳ半導体装置の微細
化に大きく貢献できる。
ップ強度を向上できるので、ＣＭＯＳ半導体装置の微細
化に大きく貢献できる。
第１図は本発明によるＣＭＯＳ半導体装置を説明する上
面図、第２図は本発明の動作原理を説明する断面図、第
３図は従来のＣＭＯＳ半導体装置を説明する上面図、第
４図は従来のラッチアップの動作を説明する断面図であ
る。 主な図番の説明 （１）は半導体基板、（５）はＰチャンネルＭＯ８）ラ
ンジスク、００）はＮチャンネルＭＯ８トランジスタ、
（ＩＩ）は第１コンタクト領域、（ｌ々は第２コンタク
ト領域、Ｑ３）＆ま蒸着アルミニウム電極層、α旬はＰ
ＮＰ トランジスタ、（１５１はＮＰＮ トランジスタ
である。
面図、第２図は本発明の動作原理を説明する断面図、第
３図は従来のＣＭＯＳ半導体装置を説明する上面図、第
４図は従来のラッチアップの動作を説明する断面図であ
る。 主な図番の説明 （１）は半導体基板、（５）はＰチャンネルＭＯ８）ラ
ンジスク、００）はＮチャンネルＭＯ８トランジスタ、
（ＩＩ）は第１コンタクト領域、（ｌ々は第２コンタク
ト領域、Ｑ３）＆ま蒸着アルミニウム電極層、α旬はＰ
ＮＰ トランジスタ、（１５１はＮＰＮ トランジスタ
である。
Claims (1)
- （１）一導電型の半導体基板と逆導電型のウェル領域と
前記半導体基板表面に形成した一導電チャンネルのＭＯ
Ｓトランジスタと前記ウェル領域に形成した逆導電チャ
ンネルのＭＯＳトランジスタとを具備するＣＭＯＳ半導
体装置に於いて、前記一導電チャンネルのＭＯＳトラン
ジスタのソース領域と前記逆導電チャンネルのＭＯＳト
ランジスタのソース領域間の前記半導体基板表面及びウ
ェル領域表面に夫々一導電型の第１コンタクト領域およ
び逆導電型の第２コンタクト領域を設け、前記第１コン
タクト領域と前記一導電チャンネルのＭＯＳトランジス
タのソース領域とを金属電極層で接続して電源電位を印
加し、前記第２コンタクト領域と前記逆導電チャンネル
のＭＯＳトランジスタのソース領域とを金属電極層で接
続して接地電位を印加することを特徴とするＣＭＯＳ半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006189A JPS61164254A (ja) | 1985-01-17 | 1985-01-17 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006189A JPS61164254A (ja) | 1985-01-17 | 1985-01-17 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61164254A true JPS61164254A (ja) | 1986-07-24 |
Family
ID=11631609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006189A Pending JPS61164254A (ja) | 1985-01-17 | 1985-01-17 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61164254A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387181A (en) * | 1977-01-11 | 1978-08-01 | Sanyo Electric Co Ltd | Complementary type mos transistor |
| JPS5591162A (en) * | 1978-12-27 | 1980-07-10 | Fujitsu Ltd | Semiconductor device |
-
1985
- 1985-01-17 JP JP60006189A patent/JPS61164254A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387181A (en) * | 1977-01-11 | 1978-08-01 | Sanyo Electric Co Ltd | Complementary type mos transistor |
| JPS5591162A (en) * | 1978-12-27 | 1980-07-10 | Fujitsu Ltd | Semiconductor device |
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