JPS6116576A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6116576A JPS6116576A JP59137689A JP13768984A JPS6116576A JP S6116576 A JPS6116576 A JP S6116576A JP 59137689 A JP59137689 A JP 59137689A JP 13768984 A JP13768984 A JP 13768984A JP S6116576 A JPS6116576 A JP S6116576A
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- JP
- Japan
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- oxide film
- region
- nitrogen ions
- silicon substrate
- film
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0144—Manufacturing their gate insulating layers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＥＰＲＯＭのように膜厚の異なる酸化膜を有す
る半導体装置の製造方法に関する。
る半導体装置の製造方法に関する。
（従来技術）
ＥＦＲＯＭにおいて、メモリトランジスタは層間絶縁膜
を介在させた２層ポリシリコン構造をもち、この層間絶
縁膜は下層ポリシリコン層を酸化して得られるが、メモ
リのリテンション特性をよくするために厚く形成される
。一方、周辺トランジスタは高速動作が可能なようにそ
のゲート酸化膜が薄く形成されるのが一般である。
を介在させた２層ポリシリコン構造をもち、この層間絶
縁膜は下層ポリシリコン層を酸化して得られるが、メモ
リのリテンション特性をよくするために厚く形成される
。一方、周辺トランジスタは高速動作が可能なようにそ
のゲート酸化膜が薄く形成されるのが一般である。
このようにメモリトランジスタの層間絶縁膜と周辺トラ
ンジスタのゲート絶縁膜は膜厚が大きく異なるにも拘ら
ず、通常同一の酸化工程により形成されている。
ンジスタのゲート絶縁膜は膜厚が大きく異なるにも拘ら
ず、通常同一の酸化工程により形成されている。
従来の製造プロセスによれば、メモリトランジスタ部の
下層ポリシリコン層の酸化時に既に存在する周辺トラン
ジスタ部のゲート酸化膜を０〜３００への厚さにまでエ
ツチングし、低温酸化又はウェット酸化の条件の選択に
より層間絶縁膜の酸化速度（Ｒｏｘｉ）と周辺トランジ
スタのゲート酸化膜の酸化速度（Ｒｏｘｐ）の比Ｒｏｘ
ｉ／ Ｒｏｘｐが大きくなるようにしている。
下層ポリシリコン層の酸化時に既に存在する周辺トラン
ジスタ部のゲート酸化膜を０〜３００への厚さにまでエ
ツチングし、低温酸化又はウェット酸化の条件の選択に
より層間絶縁膜の酸化速度（Ｒｏｘｉ）と周辺トランジ
スタのゲート酸化膜の酸化速度（Ｒｏｘｐ）の比Ｒｏｘ
ｉ／ Ｒｏｘｐが大きくなるようにしている。
しかしながら、従来の方法では酸化速度比’Ｒｏｘｉ／
Ｒｏｘｐを大きくするにも限界があるため、希望通り
に層間膜を厚く、周辺トランジスタのゲート酸化膜を薄
く形成することは困難である。
Ｒｏｘｐを大きくするにも限界があるため、希望通り
に層間膜を厚く、周辺トランジスタのゲート酸化膜を薄
く形成することは困難である。
（目的）
本発明は、ＥＰＲＯＭに限らず、膜厚の異なる酸化膜を
有する半導体装置において、簡単なプロセスで厚い酸化
膜と薄い酸化膜を形成する方法を提供することを目的と
するものである。
有する半導体装置において、簡単なプロセスで厚い酸化
膜と薄い酸化膜を形成する方法を提供することを目的と
するものである。
（構成）
本発明の方法は一膜厚の薄い酸化膜が形成される領域に
窒素イオンを注入して窒化膜を形成する工程と、窒素イ
オンが注入された領域と膜厚の厚い酸化膜が形成される
領域とを同時に酸化する工程と、を含んでいる。
窒素イオンを注入して窒化膜を形成する工程と、窒素イ
オンが注入された領域と膜厚の厚い酸化膜が形成される
領域とを同時に酸化する工程と、を含んでいる。
部分的に窒素イオンを注入して熱処理を行ない、その領
域に窒化膜を形成させると、後の酸化工程において、イ
オン注入が行なわれなかった領域ではポリシリコン層又
はシリコン基板の酸化が進行するのに対し、窒化膜が形
成されている領域では酸素イオン又は水酸イオンの拡散
が阻止され、ポリシリコン層又はシリコン基板の酸化は
殆んど進行しない。
域に窒化膜を形成させると、後の酸化工程において、イ
オン注入が行なわれなかった領域ではポリシリコン層又
はシリコン基板の酸化が進行するのに対し、窒化膜が形
成されている領域では酸素イオン又は水酸イオンの拡散
が阻止され、ポリシリコン層又はシリコン基板の酸化は
殆んど進行しない。
窒素イオンの注入により窒化膜を形成するには熱処理に
より注入イオンを活性化する必要があるが、この熱処理
工程はイオン注入に続けて独自に行なってもよいが、い
ずれ後の酸化工程でも熱処理が行なわれるので注入イオ
ン活性化のためだけの熱処理工程は省略してもよい。
より注入イオンを活性化する必要があるが、この熱処理
工程はイオン注入に続けて独自に行なってもよいが、い
ずれ後の酸化工程でも熱処理が行なわれるので注入イオ
ン活性化のためだけの熱処理工程は省略してもよい。
窒素イオンの注入は、シリコン基板が酸化膜で被われて
いる場合には、注入イオンの分布のピークが酸化膜中に
存在するように注入エネルギーを設定するのが好ましい
。この場合、後の熱処理により窒素イオンがシリコン基
板へ拡散して行って酸化膜とシリコン基板の界面に薄い
窒化膜が形成される。
いる場合には、注入イオンの分布のピークが酸化膜中に
存在するように注入エネルギーを設定するのが好ましい
。この場合、後の熱処理により窒素イオンがシリコン基
板へ拡散して行って酸化膜とシリコン基板の界面に薄い
窒化膜が形成される。
あるいは注入イオンの分布のピークが酸化膜とシリコン
基板の界面にくるように注入エネルギーを設定してもよ
い。この場合は上記の場合より窒化膜が厚くなる。
基板の界面にくるように注入エネルギーを設定してもよ
い。この場合は上記の場合より窒化膜が厚くなる。
このように形成される窒化膜は酸化を阻止するためのも
のであるので、厚さは５０〜２００人程度が好ましい。
のであるので、厚さは５０〜２００人程度が好ましい。
以下、第１図ないし第３図により一実施例を説明する。
本実施例は二層ポリシリコン構造のメモリトランジスタ
を有するＥＰＲＯＭの途中のプロセスを示すものである
。
を有するＥＰＲＯＭの途中のプロセスを示すものである
。
第１図はシリコン基板２の選択酸化によりフィールド酸
化膜４を形成し、メモリトランジスタ領域６と周辺トラ
ンジ′スタ領域８にゲート酸化膜ＩＱ。
化膜４を形成し、メモリトランジスタ領域６と周辺トラ
ンジ′スタ領域８にゲート酸化膜ＩＱ。
１２を形成した後、第１層目のポリシリコン層を堆積し
てメモリトランジスタ領域６にフローティングゲート電
極用のポリシリコン層パターン１４を形成したところで
ある。
てメモリトランジスタ領域６にフローティングゲート電
極用のポリシリコン層パターン１４を形成したところで
ある。
次に第２図のように、レジスト１６を塗布し、ホトリソ
グラフィ一工程により周辺トランジスタ領域８のレジス
トを除去した後、窒素イオンの注入を行なう。このとき
のエネルギーは膜厚５００人のとき１５ＫｅＶ程度が適
当である。
グラフィ一工程により周辺トランジスタ領域８のレジス
トを除去した後、窒素イオンの注入を行なう。このとき
のエネルギーは膜厚５００人のとき１５ＫｅＶ程度が適
当である。
次に、レジスト１６を除去し、酸化を行なう。
この酸化工程は第３図に示されるように、メモリトラン
ジスタ部６ではポリシリコン層１４とシリコン基板２の
酸化が進行して眉間酸化膜１８が形成されて行くが、周
辺トランジスタ部８では窒素イオンの注入と酸化工程で
の熱処理によりシリコン基板２とゲート酸化膜１２の界
面に窒化膜２０が形成され、これがシリコン基板２の酸
化を阻止−する。したがって、この酸化工程でメモリト
ランジスタ部６の層間酸化膜１８を厚く、周辺トランジ
スタ部８のゲート酸化膜１２を薄く形成することができ
る。
ジスタ部６ではポリシリコン層１４とシリコン基板２の
酸化が進行して眉間酸化膜１８が形成されて行くが、周
辺トランジスタ部８では窒素イオンの注入と酸化工程で
の熱処理によりシリコン基板２とゲート酸化膜１２の界
面に窒化膜２０が形成され、これがシリコン基板２の酸
化を阻止−する。したがって、この酸化工程でメモリト
ランジスタ部６の層間酸化膜１８を厚く、周辺トランジ
スタ部８のゲート酸化膜１２を薄く形成することができ
る。
その後、通常のＥＰＲＯＭの工程に従って第２層目のポ
リシリコン層によるメモリトランジスタ部６のコントロ
ールゲート電極と周辺トランジスタ部８のゲート電極の
形成の他、コンタクト、メタル配線の形成、パッシベー
ション処理などを行なう。
リシリコン層によるメモリトランジスタ部６のコントロ
ールゲート電極と周辺トランジスタ部８のゲート電極の
形成の他、コンタクト、メタル配線の形成、パッシベー
ション処理などを行なう。
本実施例によれば、メモリトランジスタの眉間酸化膜が
厚く良好なリテンション特性をもち、かつ周辺トランジ
スタのゲート酸化膜が薄くなって高い導電係数（Ｂ）が
得られ高速動作が達成できるＥＰＲＯＭが、特別な酸化
法を用いなくても実現できる。
厚く良好なリテンション特性をもち、かつ周辺トランジ
スタのゲート酸化膜が薄くなって高い導電係数（Ｂ）が
得られ高速動作が達成できるＥＰＲＯＭが、特別な酸化
法を用いなくても実現できる。
実施例は本発明をＥＰＲＯＭの製造方法に適用したもの
であるが、他の例として例えば周辺トランジスタ間にお
いても窒素イオンの注入を行なう領域と行なわない領域
とを作れば、注入の行なわれなかった領域ではゲート酸
化膜が厚くなってウオークアウトの開始電圧が上昇する
。このようにして、高電圧を扱う回路のゲート酸化膜厚
を厚く、その他のゲート酸化膜を薄くするようにすれば
、５ｖ系での高速動作特性を損なうことなく、高圧を扱
う回路を内蔵させることができる。
であるが、他の例として例えば周辺トランジスタ間にお
いても窒素イオンの注入を行なう領域と行なわない領域
とを作れば、注入の行なわれなかった領域ではゲート酸
化膜が厚くなってウオークアウトの開始電圧が上昇する
。このようにして、高電圧を扱う回路のゲート酸化膜厚
を厚く、その他のゲート酸化膜を薄くするようにすれば
、５ｖ系での高速動作特性を損なうことなく、高圧を扱
う回路を内蔵させることができる。
（効果）
本発明によれば、簡単なプロセスで厚い酸化膜と薄い酸
化膜を形成することができる。
化膜を形成することができる。
第１図ないし第３図は本発明をＥＰＲＯＭの製造プロセ
スに適用した一実施例を示す断面図である。 ２・・・・・・シリコン基板、 ６・・・・・・メモ
リトランジスタ部、 ８・・・・・・周辺トランジス
タ部、１０．１２・・・・・ゲート酸化膜、１４・・・
・・・ポリシリコン層、 １８・・・・・・層間酸化
膜、 ２０・・・・・・イオン注入により形成された窒
化膜。
スに適用した一実施例を示す断面図である。 ２・・・・・・シリコン基板、 ６・・・・・・メモ
リトランジスタ部、 ８・・・・・・周辺トランジス
タ部、１０．１２・・・・・ゲート酸化膜、１４・・・
・・・ポリシリコン層、 １８・・・・・・層間酸化
膜、 ２０・・・・・・イオン注入により形成された窒
化膜。
Claims (3)
- （１）膜厚の異なる酸化膜を有する半導体装置の製造プ
ロセスにおいて、膜厚の薄い酸化膜が形成される領域に
窒素イオンを注入して窒化膜を形成する工程と、前記の
窒素イオンが注入された領域と、膜厚の厚い酸化膜が形
成される領域とを同時に酸化する工程と、を含むことを
特徴とする半導体装置の製造方法。 - （２）前記イオン注入工程は、注入されたイオン分布の
ピークが酸化膜中に位置するような条件で行なわれる特
許請求の範囲第１項に記載の半導体装置の製造方法。 - （３）前記イオン注入工程は、注入されたイオン分布の
ピークが酸化膜とシリコン基板との界面に位置するよう
な条件で行なわれる特許請求の範囲第１項に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137689A JPS6116576A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137689A JPS6116576A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116576A true JPS6116576A (ja) | 1986-01-24 |
Family
ID=15204501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137689A Pending JPS6116576A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116576A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257366A (ja) * | 1988-04-07 | 1989-10-13 | Toshiba Corp | 半導体装置の製造方法 |
| US5244825A (en) * | 1983-02-23 | 1993-09-14 | Texas Instruments Incorporated | DRAM process with improved poly-to-poly capacitor |
| US5359216A (en) * | 1983-02-23 | 1994-10-25 | Texas Instruments Incorporated | DRAM process with improved polysilicon-to-polysilicon capacitor and the capacitor |
| EP0631308A3 (en) * | 1993-06-15 | 1996-06-12 | Digital Equipment Corp | Method of controlling gate oxide thickness for semiconductor device manufacturing. |
| JP2001142066A (ja) * | 1999-08-31 | 2001-05-25 | Optrex Corp | 液晶表示素子 |
-
1984
- 1984-07-03 JP JP59137689A patent/JPS6116576A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244825A (en) * | 1983-02-23 | 1993-09-14 | Texas Instruments Incorporated | DRAM process with improved poly-to-poly capacitor |
| US5359216A (en) * | 1983-02-23 | 1994-10-25 | Texas Instruments Incorporated | DRAM process with improved polysilicon-to-polysilicon capacitor and the capacitor |
| JPH01257366A (ja) * | 1988-04-07 | 1989-10-13 | Toshiba Corp | 半導体装置の製造方法 |
| EP0631308A3 (en) * | 1993-06-15 | 1996-06-12 | Digital Equipment Corp | Method of controlling gate oxide thickness for semiconductor device manufacturing. |
| JP2001142066A (ja) * | 1999-08-31 | 2001-05-25 | Optrex Corp | 液晶表示素子 |
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