JPS6117292A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6117292A JPS6117292A JP59137127A JP13712784A JPS6117292A JP S6117292 A JPS6117292 A JP S6117292A JP 59137127 A JP59137127 A JP 59137127A JP 13712784 A JP13712784 A JP 13712784A JP S6117292 A JPS6117292 A JP S6117292A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の詳細な説明〕
本発明はＭＯＳメモリに係り、特にメモリセル信号をデ
ータ線（ビット線）に読み出すためにワード線を駆動す
る回路での消費電力を低減するのに好適なワード線駆動
回路に関する。
ータ線（ビット線）に読み出すためにワード線を駆動す
る回路での消費電力を低減するのに好適なワード線駆動
回路に関する。
従来のワード線を駆動する回路として、１９７７ＩＳＳ
ＣＣ，Ｄｉｇ、ｏｆ Ｔａｃｈ、Ｐａｐａｒｓ ｐ １
２〜ｐ １３ に示された回路がある。この回・路を
第１図に示し、その回路構成と動作を説明する０回路を
構成してぃねＭＯＳ−ＦＥＴはＮチャネルでエンハンス
メント型である。なお、これ以後の説明ではすべてこの
型のＭＯＳ−ＦＥＴを用いて説明する。第１図で、ＭＡ
がメモリアレ一部で、Ｄ。、Ｄ、がデータ線、Ｗ０〜Ｗ
７がワード線である。メモリセルはＭＯＳ−ＦＥＴ、コ
ンデンサー各々１個で構成され、たとえば同図でＭＯＳ
−ＦＥＴＱＭ、、コンデンサーＣＭｏでメモリセルＭＣ
，を構成してい。
ＣＣ，Ｄｉｇ、ｏｆ Ｔａｃｈ、Ｐａｐａｒｓ ｐ １
２〜ｐ １３ に示された回路がある。この回・路を
第１図に示し、その回路構成と動作を説明する０回路を
構成してぃねＭＯＳ−ＦＥＴはＮチャネルでエンハンス
メント型である。なお、これ以後の説明ではすべてこの
型のＭＯＳ−ＦＥＴを用いて説明する。第１図で、ＭＡ
がメモリアレ一部で、Ｄ。、Ｄ、がデータ線、Ｗ０〜Ｗ
７がワード線である。メモリセルはＭＯＳ−ＦＥＴ、コ
ンデンサー各々１個で構成され、たとえば同図でＭＯＳ
−ＦＥＴＱＭ、、コンデンサーＣＭｏでメモリセルＭＣ
，を構成してい。
る。ＷＤはワード線駆動回路部で、ＱＷ ｏ”ＱＷ？が
ワード線駆動用のＭＯＳ−ＦＥＴで、Ｑ Ｔ ｏ〜Ｑ
Ｔ ７はチャージトラップ用のＭＯＳ−ＦＥＴである。
ワード線駆動用のＭＯＳ−ＦＥＴで、Ｑ Ｔ ｏ〜Ｑ
Ｔ ７はチャージトラップ用のＭＯＳ−ＦＥＴである。
またＱＸ、、ＱＸｉはワード線群選択用のＭＯＳ−ＦＥ
Ｔである。ＸＤは行デコーダ部で、１個のデコーダで多
数あるワード線のうち４本のワード線を選択する。たと
えは、デコーダＸＤａでワー、ド線Ｗ０〜Ｗ、を選択す
る。ＳＤ０〜ＳＤ、は。
Ｔである。ＸＤは行デコーダ部で、１個のデコーダで多
数あるワード線のうち４本のワード線を選択する。たと
えは、デコーダＸＤａでワー、ド線Ｗ０〜Ｗ、を選択す
る。ＳＤ０〜ＳＤ、は。
上記選択された４本のワード線のうち１本のワード線を
選択するための信号を出す回路（ここではサブ行デコー
ダと称す）である。したがって、この回路にも行デコー
ダＸＤより少ないが、２つのアドレス信号が入力される
。なお、ここではＳＤ。
選択するための信号を出す回路（ここではサブ行デコー
ダと称す）である。したがって、この回路にも行デコー
ダＸＤより少ないが、２つのアドレス信号が入力される
。なお、ここではＳＤ。
のみ、その詳細を示しているが、他の回路も同じ回路構
成で、入力されるアドレス信号（ａｌｌｔ ａｌｔａａ
ｔ ａｌ）が異なっているだけである。ＴＧ、。
成で、入力されるアドレス信号（ａｌｌｔ ａｌｔａａ
ｔ ａｌ）が異なっているだけである。ＴＧ、。
ＴＧ３はワード線駆動回路部ＷＤ、サブ行デコーダ部Ｓ
Ｄ、〜ＳＤ、にパルス信号を供給するパルス信号発生回
路であるー。この回路は、たとえば、昭和５４年度電子
通信学会半導体、材料部門全国大会講演論文＆６９に示
す回路で構成することができる。
Ｄ、〜ＳＤ、にパルス信号を供給するパルス信号発生回
路であるー。この回路は、たとえば、昭和５４年度電子
通信学会半導体、材料部門全国大会講演論文＆６９に示
す回路で構成することができる。
第１図に示す回路の動作を第２図のパルス信号タイミン
グチャートを用いて説明する。まず、φ１信号がＶ。ａ
レベルから０レベルになり、行デコーダ部ＸＤ、−サブ
行デローダ部ＳＤ０〜ＳＤ、のプリチャージを完了する
。次にアドレス信号ａ。
グチャートを用いて説明する。まず、φ１信号がＶ。ａ
レベルから０レベルになり、行デコーダ部ＸＤ、−サブ
行デローダ部ＳＤ０〜ＳＤ、のプリチャージを完了する
。次にアドレス信号ａ。
〜” ｍ ｔ ａ ＊ ”’ ａ ｍが上記デコーダ部
、サブ行デコーダ部に入力され、各デコーダが確定する
。ここでアドレス信号ａ、、〜ａ、がすべて０レベル、
ａ。
、サブ行デコーダ部に入力され、各デコーダが確定する
。ここでアドレス信号ａ、、〜ａ、がすべて０レベル、
ａ。
〜ｉτがすべてＶＣａレベルだとする。この場合、行デ
コーダ部ＸＤにおいて、デコーダＸＤ、は、入力される
アドレス信号がすべて０レベルであるため、それらの入
力されるＭＯＳ−ＦＥＴがすべてＯＦＦ状態となり、ノ
ードｘ０ はｖｏ。−ｖＴ（Ｖ、はＭＯＳ−ＦＥＴのし
きい電圧）のプリチャージレベルを保持し、ＭＯＳ−Ｆ
ＥＴ ＱＸＩ、をＯＮ状態にし、選択状態となる。これ
により、ワード線群Ｗ、〜Ｗａが選択されたことになる
。一方、デコーダＸＤ１は、アドレス信号１７がｖｏ。
コーダ部ＸＤにおいて、デコーダＸＤ、は、入力される
アドレス信号がすべて０レベルであるため、それらの入
力されるＭＯＳ−ＦＥＴがすべてＯＦＦ状態となり、ノ
ードｘ０ はｖｏ。−ｖＴ（Ｖ、はＭＯＳ−ＦＥＴのし
きい電圧）のプリチャージレベルを保持し、ＭＯＳ−Ｆ
ＥＴ ＱＸＩ、をＯＮ状態にし、選択状態となる。これ
により、ワード線群Ｗ、〜Ｗａが選択されたことになる
。一方、デコーダＸＤ１は、アドレス信号１７がｖｏ。
レベルであるため、この信号が入力されるＭＯＳ−ＦＥ
ＴｆｆｉＯＮ状態となり、ノードＸ、は第２図で破線で
示すように０レベルにされ、ＭＯＳ−ＦＥＴ ＱＸｌを
ＯＦＦ状態にし、非選択状態・どなる。これにより、ワ
ード線群Ｗ４〜Ｗ７が非選択となる。また、サブ行デコ
ーダ部において、ＳＤＯは、アドレス信号ａｏｔａ１が
すべて０レベルであるため、ノードＡはＶ。。−ｖ、ｒ
のプリチャージレベルを保持しく第２図で選択の波形）
、ＭＯＳ−ＦＥＴＱ、をＯＮ状態にし１選択状態となる
。一方サブ行デコーダ部のＳＤｌ、ＳＤ、、ＳＤ、では
。
ＴｆｆｉＯＮ状態となり、ノードＸ、は第２図で破線で
示すように０レベルにされ、ＭＯＳ−ＦＥＴ ＱＸｌを
ＯＦＦ状態にし、非選択状態・どなる。これにより、ワ
ード線群Ｗ４〜Ｗ７が非選択となる。また、サブ行デコ
ーダ部において、ＳＤＯは、アドレス信号ａｏｔａ１が
すべて０レベルであるため、ノードＡはＶ。。−ｖ、ｒ
のプリチャージレベルを保持しく第２図で選択の波形）
、ＭＯＳ−ＦＥＴＱ、をＯＮ状態にし１選択状態となる
。一方サブ行デコーダ部のＳＤｌ、ＳＤ、、ＳＤ、では
。
入力されるアドレス信号のうち少なくとも１つがｖｏ。
レベルであるため、ＳＤ、回路のノードＡに対応するノ
ードが０レベルとなり（第２図でノードＡの非選択の波
形のようになる）、ＭＯＳ−Ｆ Ｅ Ｔ Ｑｖに対応す
るＭＯＳ−ＦＥＴをＯＦＦ状態にし、非選択状態となる
。次にφ２信号が０レベルからＶ。。し５ベルになると
、この信号はＳＤ。
ードが０レベルとなり（第２図でノードＡの非選択の波
形のようになる）、ＭＯＳ−Ｆ Ｅ Ｔ Ｑｖに対応す
るＭＯＳ−ＦＥＴをＯＦＦ状態にし、非選択状態となる
。次にφ２信号が０レベルからＶ。。し５ベルになると
、この信号はＳＤ。
を通してワード線駆動用のＭＯＳ−ＦＥＴ ＱＷ。
〜ＱＷ、のうち行デコーダで選択されたワード線群につ
ながるＱＷ、、と非選択のワード線群につながるＱＷ４
のゲート（ノード０，４）をｖｏ。−ＶＴのレベルに充
電し、これらのＭＯＳ−ＦＥＴをＯＮ状態にする。コノ
時、ＳＤｌ、ＳＤ、、ＳＤ。
ながるＱＷ、、と非選択のワード線群につながるＱＷ４
のゲート（ノード０，４）をｖｏ。−ＶＴのレベルに充
電し、これらのＭＯＳ−ＦＥＴをＯＮ状態にする。コノ
時、ＳＤｌ、ＳＤ、、ＳＤ。
は非選択状態であるため、ワード線駆動用のＭＯＳ−Ｆ
ＥＴ ＱＷ、〜ＱＷｔのうちＱ Ｗｘ −Ｑ Ｗｔ 。
ＥＴ ＱＷ、〜ＱＷｔのうちＱ Ｗｘ −Ｑ Ｗｔ 。
ＱＷ、、ＱＷ、、ＱＷ、、ＱＷ７のゲートはＯレベルで
あり、これらのＭＯＳ−ＦＥＴはＯＦＦ状態である。次
にφ３信号がＯレベルからＶ。。レベルになると、この
信号は、選択状態のデコーダＸＤ。
あり、これらのＭＯＳ−ＦＥＴはＯＦＦ状態である。次
にφ３信号がＯレベルからＶ。。レベルになると、この
信号は、選択状態のデコーダＸＤ。
につながるＭＯＳ−ＦＥＴ ＱＸＩｌを通して、ＱＷ。
〜ＱＷ、（のＭＯＳ−ＦＥＴに伝わり、ＱＷｏを通して
、ワード線Ｗ。を０レベルからｖｏ。レベルにする。し
たがってワード線Ｗ、に接続されるメモリセル信号はデ
ータ線に読み出される。
、ワード線Ｗ。を０レベルからｖｏ。レベルにする。し
たがってワード線Ｗ、に接続されるメモリセル信号はデ
ータ線に読み出される。
以上述べたように、従来回路方式では、行デコーダ部に
よるワード線群の選択、非選択に関係なく、ワード線駆
動用のＭＯＳ−ＦＥＴの４個のうち１個は、そのゲート
がサブ行デコーダ部の出力信号により充電される。ここ
ではワード線数を８本として説明したのでサブ行デコー
ダ出力信号によりゲートが充電される上記ワード線駆動
用のＭＯＳ−ＦＥＴは２個である。しかし実際のメモリ
ではワード線は多数有り、その数は膨大な数となる。た
とえば、２５６にビットメモリを１つのアレーで構成し
たとすると、通常、ワード線５１２本、データ線５１２
本のアレー構成となる。この場合サブ行デコーダの出力
信号でゲートが充電されるワード線駆動用のＭＯＳ７Ｆ
ＥＴは１２８個にもなる。したがって、ワード線駆動用
のＭＯＳ−ＦＥＴのゲートを充電するための電力消費は
膨大となる。このように従来回路では、ワード線駆動回
路部での消費電力が大きいので、チップ温度の上昇を生
じ、充放電電流の増大による電源線での雑音の増加を起
こさせ、メモリの情報保持特性の劣化やメモリの誤動作
の原因となるという欠点があった。
よるワード線群の選択、非選択に関係なく、ワード線駆
動用のＭＯＳ−ＦＥＴの４個のうち１個は、そのゲート
がサブ行デコーダ部の出力信号により充電される。ここ
ではワード線数を８本として説明したのでサブ行デコー
ダ出力信号によりゲートが充電される上記ワード線駆動
用のＭＯＳ−ＦＥＴは２個である。しかし実際のメモリ
ではワード線は多数有り、その数は膨大な数となる。た
とえば、２５６にビットメモリを１つのアレーで構成し
たとすると、通常、ワード線５１２本、データ線５１２
本のアレー構成となる。この場合サブ行デコーダの出力
信号でゲートが充電されるワード線駆動用のＭＯＳ７Ｆ
ＥＴは１２８個にもなる。したがって、ワード線駆動用
のＭＯＳ−ＦＥＴのゲートを充電するための電力消費は
膨大となる。このように従来回路では、ワード線駆動回
路部での消費電力が大きいので、チップ温度の上昇を生
じ、充放電電流の増大による電源線での雑音の増加を起
こさせ、メモリの情報保持特性の劣化やメモリの誤動作
の原因となるという欠点があった。
本発明の目的は、上記従来回路方式での問題点に鑑み、
非選択となるワード線につながるワード線駆動用のＭＯ
Ｓ−ＦＥＴでの消費電力を少なくした低消費電力の半導
体記憶装置を提供することにある。
非選択となるワード線につながるワード線駆動用のＭＯ
Ｓ−ＦＥＴでの消費電力を少なくした低消費電力の半導
体記憶装置を提供することにある。
上記目的を達成するために本発明は、行デコーダ部の出
力信号を用いて、行デコーダ部で選択されるワード線群
につながるワード線駆動用のＭＯＳ−ＦＥＴのゲートの
み充電し、“ワード線の駆動を行なうようにした。これ
により、行デコーダ部で非選択となるワード線群につな
がるワード線駆動用のＭＯＳ−ＦＥＴで充電されるゲー
トをなくシ、ワード線駆動回路の消費電力を低減した。
力信号を用いて、行デコーダ部で選択されるワード線群
につながるワード線駆動用のＭＯＳ−ＦＥＴのゲートの
み充電し、“ワード線の駆動を行なうようにした。これ
により、行デコーダ部で非選択となるワード線群につな
がるワード線駆動用のＭＯＳ−ＦＥＴで充電されるゲー
トをなくシ、ワード線駆動回路の消費電力を低減した。
以下１本発明の一実施例を第３図により説明する。同図
でＭＡがメモリアレ一部、ＷＤがワード線駆動回路部、
ＸＤが行デコーダ部、ＳＤＢ〜ＳＤ、がサブ行デコーダ
部、ＴＧ、、ＴＧ、がパルス発生回路で、メモリアレ一
部、行デコーダ部、サブ行デコーダ、パルス発生回路の
回路構成と動作は、第１図に示す従来回路と同一である
。ただ−し、サブ行デコーダ部にはφ３信号を入力して
いる。ワード線駆動回路部は、従来回路とは異なり、ワ
ード線駆動用のＭＯＳ−ＦＥＴ ＱＷ、−ＱＷ７ゲート
は、行デコーダ部でＯＮ状態にされた（選択された）Ｍ
ＯＳ−ＦＥＴ ＱＸ、’もしくはＱ Ｘ、’ を通して
、φ２信号により充電し、ワードＷ、〜Ｗ７は、サブ行
デコーダ部の出力信号により駆動する回路構成としてい
る。
でＭＡがメモリアレ一部、ＷＤがワード線駆動回路部、
ＸＤが行デコーダ部、ＳＤＢ〜ＳＤ、がサブ行デコーダ
部、ＴＧ、、ＴＧ、がパルス発生回路で、メモリアレ一
部、行デコーダ部、サブ行デコーダ、パルス発生回路の
回路構成と動作は、第１図に示す従来回路と同一である
。ただ−し、サブ行デコーダ部にはφ３信号を入力して
いる。ワード線駆動回路部は、従来回路とは異なり、ワ
ード線駆動用のＭＯＳ−ＦＥＴ ＱＷ、−ＱＷ７ゲート
は、行デコーダ部でＯＮ状態にされた（選択された）Ｍ
ＯＳ−ＦＥＴ ＱＸ、’もしくはＱ Ｘ、’ を通して
、φ２信号により充電し、ワードＷ、〜Ｗ７は、サブ行
デコーダ部の出力信号により駆動する回路構成としてい
る。
次にこの回路の動作を第４図のパルス信号タイミングチ
ャートを用いて説明する。まず、φ１信号がＶ。。レベ
ルからＯレベルとなり、行デコーダ部ＸＤ、サブ行デコ
ーダ部ＳＤ０〜ＳＤ、のプリチャージを完了する。次に
、アドレス信号ａ、〜ａｌｌＦ１７〜ｉτが行デコーダ
部、サブ行デコーダ部に入力される。この時、従来回路
の動作を説明した場合と同様に、アドレス信号ａ０〜ａ
、が０レベル、ａ０〜ａｍがｖｏ。レベルであるとする
。この場合、行デコーダ部において、デコーダＸＤｏは
、入力されるアドレス信号がすべて０レベルであるため
、選択状態となり、ＭＯＳ−ＦＥＴ ＱＸ、’ をＯＮ
状態とする。一方、デコーダＸＤ□は、入力されるアド
レス信号のうちτ７がＶ。Ｃレベルであるため非選択状
態となり、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｘ １ ’
をＯＦＦ状態とする。また、サブ行デコーダ部では、Ｓ
ＤＩ、は、アドレス信号８０９ ａｉが０レベルである
ため選択状態となる。一方、ＳＤｌ、ＳＤ２゜ＳＤ、は
、入力されるアドレス信号のうち少なくとも１個がＶ。
ャートを用いて説明する。まず、φ１信号がＶ。。レベ
ルからＯレベルとなり、行デコーダ部ＸＤ、サブ行デコ
ーダ部ＳＤ０〜ＳＤ、のプリチャージを完了する。次に
、アドレス信号ａ、〜ａｌｌＦ１７〜ｉτが行デコーダ
部、サブ行デコーダ部に入力される。この時、従来回路
の動作を説明した場合と同様に、アドレス信号ａ０〜ａ
、が０レベル、ａ０〜ａｍがｖｏ。レベルであるとする
。この場合、行デコーダ部において、デコーダＸＤｏは
、入力されるアドレス信号がすべて０レベルであるため
、選択状態となり、ＭＯＳ−ＦＥＴ ＱＸ、’ をＯＮ
状態とする。一方、デコーダＸＤ□は、入力されるアド
レス信号のうちτ７がＶ。Ｃレベルであるため非選択状
態となり、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｘ １ ’
をＯＦＦ状態とする。また、サブ行デコーダ部では、Ｓ
ＤＩ、は、アドレス信号８０９ ａｉが０レベルである
ため選択状態となる。一方、ＳＤｌ、ＳＤ２゜ＳＤ、は
、入力されるアドレス信号のうち少なくとも１個がＶ。
（、レベルであるため、非選択状態となる。次にφ２信
号が０レベルからＶｒｓＱレベルになると、この信号は
ＭＯＳ−ＦＥＴ ＱＸｏ’ を通して、ワード線駆動用
のＭＯＳ−ＦＥＴ ＱＷ、〜ＱＷａ のゲート（ノード
Ｏ〜３）をＶ。ＯＶＴ レベルに充電する。したがって
、ワード線駆動用のＭＯＳ−ＦＥＴのゲートは１行デコ
ードで選択されるもののみ充電されることになる。次に
φ３信号がＯレベルからｖｏ。レベルになると、この信
号はサブ行デコーダ部の５Ｄ１１ を通し、ワード線駆
動用のＭＯＳ−ＦＥＴ ＱＷｏを通して、ワード線Ｗ０
をＯレベルからｖｏ。レベルにする。したがって、ワ
ードｓＷ０につながるメモリセルの信号がデータ線に読
み出される。
号が０レベルからＶｒｓＱレベルになると、この信号は
ＭＯＳ−ＦＥＴ ＱＸｏ’ を通して、ワード線駆動用
のＭＯＳ−ＦＥＴ ＱＷ、〜ＱＷａ のゲート（ノード
Ｏ〜３）をＶ。ＯＶＴ レベルに充電する。したがって
、ワード線駆動用のＭＯＳ−ＦＥＴのゲートは１行デコ
ードで選択されるもののみ充電されることになる。次に
φ３信号がＯレベルからｖｏ。レベルになると、この信
号はサブ行デコーダ部の５Ｄ１１ を通し、ワード線駆
動用のＭＯＳ−ＦＥＴ ＱＷｏを通して、ワード線Ｗ０
をＯレベルからｖｏ。レベルにする。したがって、ワ
ードｓＷ０につながるメモリセルの信号がデータ線に読
み出される。
以上述べたように本実施例によれば、行デコーダ部で選
択されるワード線駆動用のＭＯＳ−ＦＥＴのゲートのみ
充電する。本実施例の場合４個のワード線駆動用のＭＯ
Ｓ−ＦＥＴのゲートのみ充電する。従来回路の説明と同
じように２５６にビットメモリを１つのアレーで構成し
た場合を仮定すると、本発明では５１２個あるワード線
駆動用のＭＯＳ−ＦＥＴのうち４個だ・けそのゲートを
充電することになる。このように、本実施例によるとワ
ード線駆動回路部での消費電力は小さくなり、メモリの
チップ温度の上昇を防げ、充放電電流が減少するので電
源線に生じる雑音の増大が防げ、メモリの情報保持時間
の劣化をおざえ、メモリの誤動作を少なくできる。
択されるワード線駆動用のＭＯＳ−ＦＥＴのゲートのみ
充電する。本実施例の場合４個のワード線駆動用のＭＯ
Ｓ−ＦＥＴのゲートのみ充電する。従来回路の説明と同
じように２５６にビットメモリを１つのアレーで構成し
た場合を仮定すると、本発明では５１２個あるワード線
駆動用のＭＯＳ−ＦＥＴのうち４個だ・けそのゲートを
充電することになる。このように、本実施例によるとワ
ード線駆動回路部での消費電力は小さくなり、メモリの
チップ温度の上昇を防げ、充放電電流が減少するので電
源線に生じる雑音の増大が防げ、メモリの情報保持時間
の劣化をおざえ、メモリの誤動作を少なくできる。
なお、以上述べたことでも明らかなように、行デコーダ
部で構成されるワード線群の数と、ワード線群を構成す
るワード線の数を比べた場合、ワード線群の数が多い程
、低消費電力化の効果は大きい。すなわち、サブ行デコ
ーダ部に比べ、行デコーダ部で用いるアドレス信号数が
多いメモリ構成とした方が低消費電力化が図れる。
部で構成されるワード線群の数と、ワード線群を構成す
るワード線の数を比べた場合、ワード線群の数が多い程
、低消費電力化の効果は大きい。すなわち、サブ行デコ
ーダ部に比べ、行デコーダ部で用いるアドレス信号数が
多いメモリ構成とした方が低消費電力化が図れる。
第５図は本発明の別の実施例で、同図に示すように、ワ
ード線駆動回路部にラッチ回路（Ｗ Ｌ ｏ ｅＷＬ、
）を設けたものである。この回路は、行デコーダ部が
充分に確定しないうちにφ２信号が０レベルからＶ。。
ード線駆動回路部にラッチ回路（Ｗ Ｌ ｏ ｅＷＬ、
）を設けたものである。この回路は、行デコーダ部が
充分に確定しないうちにφ２信号が０レベルからＶ。。
レベルになった時の誤動作を防ぐものである。たとえば
、行デコーダＸＤ１が非選択状態の場合、通常１Ｍ０８
−ＦＥＴ ＱＸ、’はゲート（ノードｘ１′）の電位が
０レベルに降下し、ＯＦＦ状・態となる。しかし、この
ノードＸ１′の電位が十分降下しないうちに（ＱＸ、’
が十分ＯＦＦ状態とならないうち）φ２信号がＯレ
ベルからＶ＋Ｃ＋レベルとなると、この信号がｖｏ。レ
ベルより低いレベルとなるが、ＡＸ１’ を通して、
ワード線駆動用のＭＯＳ−ＦＥＴ ＱＷ、〜ＱＷ、のゲ
ート（ノード４〜のに伝わり、これらのＭＯＳ−ＦＥＴ
ｔｉ−ＯＮ状態にしてしまう。したがって、この後φ３
信号がＯレベルからｖＩ、。レベルになると非選択であ
るワード線のレベルが高くなす、メモリセル信号をデー
タ線に読み出し、メモリの誤動作を生じる。しかしなが
ら、同図に示すようにラッチ回路ＷＬ、、ＷＬ１を設け
て、プリチャージ信号φ１によりＭＯＳ−ＦＥＴ Ｑ、
、（Ｑｌ。）のゲートをＨｉｇｈレベルにし、これらの
ＭＯＳ−ＦＥＴをＯＮ状態にしておけば、上記問題は解
決できる。すなわち、ＱｌａがＯＮ状態であれば、ＱＸ
、’ を通してＶ。。レベルより低いレベルのφ２信
号はＱｉａを通して接地線へ伝わりそのレベルはさらに
低くなり、ワード線駆動用のＭＯＳ−ＦＥＴｔ！ＯＮの
状態にすることはなくなる。その後Ｑ ｘ １’ は
ＯＦＦ状態となる。したがって、上記メモリの誤動作は
なくなる。なお、行デコーダＸＤ１が選択された場合は
、Ｑ Ｘ ｔ ’ を通してＶＣＣ＋ＣＣ用のφ２信
号がはいるため、Ｑ工、がＯＮ状態となり、Ｑ１３のゲ
ートレベルを０レベルにし、Ｑ１３をＯＦＦ状態とする
。したがって、ワード線駆動用のＭＯＳ−ＦＥＴ ＱＷ
ｏ−ＱＷ７のゲートは、φ２信号により一充電され、ワ
ード線は選択状態となる。
、行デコーダＸＤ１が非選択状態の場合、通常１Ｍ０８
−ＦＥＴ ＱＸ、’はゲート（ノードｘ１′）の電位が
０レベルに降下し、ＯＦＦ状・態となる。しかし、この
ノードＸ１′の電位が十分降下しないうちに（ＱＸ、’
が十分ＯＦＦ状態とならないうち）φ２信号がＯレ
ベルからＶ＋Ｃ＋レベルとなると、この信号がｖｏ。レ
ベルより低いレベルとなるが、ＡＸ１’ を通して、
ワード線駆動用のＭＯＳ−ＦＥＴ ＱＷ、〜ＱＷ、のゲ
ート（ノード４〜のに伝わり、これらのＭＯＳ−ＦＥＴ
ｔｉ−ＯＮ状態にしてしまう。したがって、この後φ３
信号がＯレベルからｖＩ、。レベルになると非選択であ
るワード線のレベルが高くなす、メモリセル信号をデー
タ線に読み出し、メモリの誤動作を生じる。しかしなが
ら、同図に示すようにラッチ回路ＷＬ、、ＷＬ１を設け
て、プリチャージ信号φ１によりＭＯＳ−ＦＥＴ Ｑ、
、（Ｑｌ。）のゲートをＨｉｇｈレベルにし、これらの
ＭＯＳ−ＦＥＴをＯＮ状態にしておけば、上記問題は解
決できる。すなわち、ＱｌａがＯＮ状態であれば、ＱＸ
、’ を通してＶ。。レベルより低いレベルのφ２信
号はＱｉａを通して接地線へ伝わりそのレベルはさらに
低くなり、ワード線駆動用のＭＯＳ−ＦＥＴｔ！ＯＮの
状態にすることはなくなる。その後Ｑ ｘ １’ は
ＯＦＦ状態となる。したがって、上記メモリの誤動作は
なくなる。なお、行デコーダＸＤ１が選択された場合は
、Ｑ Ｘ ｔ ’ を通してＶＣＣ＋ＣＣ用のφ２信
号がはいるため、Ｑ工、がＯＮ状態となり、Ｑ１３のゲ
ートレベルを０レベルにし、Ｑ１３をＯＦＦ状態とする
。したがって、ワード線駆動用のＭＯＳ−ＦＥＴ ＱＷ
ｏ−ＱＷ７のゲートは、φ２信号により一充電され、ワ
ード線は選択状態となる。
上記したようにラッチ回路を設けることによりメモリの
安定な動作が図れる。
安定な動作が図れる。
以上本発明をワード線の駆動回路を例に説明したが、本
発明の駆動回路を列デコーダに接続し、データ線の選択
に用いることもできる。
発明の駆動回路を列デコーダに接続し、データ線の選択
に用いることもできる。
以上述べたように本発明によれば、従来回路方式に比べ
、ワード線駆動用のＭＯＳ−ＦＥＴにおいて、充電する
ゲート数を大幅に低減できるので、ワード線駆動回路部
での電力消費や充放電電流を大幅に低減できる。。した
がって、メモリのチップ温度の上昇や、電源線に生じる
雑音の増大を防止でき、メモリの安定な動作が図れる。
、ワード線駆動用のＭＯＳ−ＦＥＴにおいて、充電する
ゲート数を大幅に低減できるので、ワード線駆動回路部
での電力消費や充放電電流を大幅に低減できる。。した
がって、メモリのチップ温度の上昇や、電源線に生じる
雑音の増大を防止でき、メモリの安定な動作が図れる。
第１図は従来のワード線の駆動に関連する回路図、第２
図は第１図の回路のパルスタイミングチャート、第３図
は本発明の第１の実施例の回路図を、第４図は第３図の
回路のパルスタイミングチャート、第５図は本発明の第
２の実施例回路図である。 ＭＡ・・・メモリアレー、ＷＤ・・・ワード線駆動回路
、ＳＤ・・・サブ行デコーダ、ＸＤ・・・行デコーダ部
、＄ ２ 図 第４−図 Ｗ。
図は第１図の回路のパルスタイミングチャート、第３図
は本発明の第１の実施例の回路図を、第４図は第３図の
回路のパルスタイミングチャート、第５図は本発明の第
２の実施例回路図である。 ＭＡ・・・メモリアレー、ＷＤ・・・ワード線駆動回路
、ＳＤ・・・サブ行デコーダ、ＸＤ・・・行デコーダ部
、＄ ２ 図 第４−図 Ｗ。
Claims (1)
- 【特許請求の範囲】 １、複数のワード線からなるワード線群、複数のデータ
からなるデータ線群、上記ワード線とデータ線の交点に
配置されたメモリセル群、第１のアドレス信号群により
、上記ワード線群に属する少なくとも２個以上のワード
線からなるワード線部分群を少なくとも１個以上選択す
る第１のデコーダと、第２のアドレス信号群により、上
記ワード線部分群内のワード線を１個選択する第２のデ
コーダ、上記複数のワード線の各々に接続され、上記第
１、第２のデコーダの出力信号を受けて、ワード線を選
択もしくは非選択状態にするワード線駆動回路、および
ワード線駆動回路を動作させる第１の信号を発生する第
１の信号発生回路、第２のデコーダを動作させる第２の
信号を発生する第２の信号発生回路を備えた半導体装置
において、上記ワード線駆動回路は第１、第２、第３の
ＭＯＳ−ＦＥＴからなり、第１のＭＯＳ−ＦＥＴのソー
スもしくはドレイン端子の一端がワード線に接続され、
他の一端のドレインもしくはソース端子には上記第２の
デコーダの出力信号が入力され、ゲート端子には、第２
のＭＯＳ−ＦＥＴのソースもしくはドレイン端子の一端
が接続され、第２のＭＯＳ−ＦＥＴの他の一端のドレイ
ンもしくはソース端子には第３のＭＯＳ−ＦＥＴのソー
スもしくはドレイン端子の一端が接続され、第２のＭＯ
Ｓ−ＦＥＴのゲートには電源電圧あるいはそれ以下の一
定の電圧が印加され、第３のＭＯＳ−ＦＥＴの他の一端
であるドレインもしくはソース端子には第１の信号発生
回路の出力信号が入力され、ゲート端子には第１のデコ
ーダの出力信号が入力され、第２の信号は第１の信号よ
り遅い時刻に出力されることを特徴とする半導体記憶装
置。 ２、特許請求の範囲第１項記載において、上記第１のア
ドレス信号群の信号数が、上記第２のアドレス信号群の
信号数より多いことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137127A JPS6117292A (ja) | 1984-07-04 | 1984-07-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137127A JPS6117292A (ja) | 1984-07-04 | 1984-07-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6117292A true JPS6117292A (ja) | 1986-01-25 |
| JPH0576720B2 JPH0576720B2 (ja) | 1993-10-25 |
Family
ID=15191449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137127A Granted JPS6117292A (ja) | 1984-07-04 | 1984-07-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6117292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992009084A1 (fr) * | 1990-11-16 | 1992-05-29 | Fujitsu Limited | Memoire a semiconducteur avec decodeur d'adresse haute vitesse |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203290A (en) * | 1981-06-09 | 1982-12-13 | Mitsubishi Electric Corp | Ic memory |
| JPS581890A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | ダイナミツク半導体記憶装置の駆動方式 |
| JPS58139392A (ja) * | 1982-02-15 | 1983-08-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1984
- 1984-07-04 JP JP59137127A patent/JPS6117292A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203290A (en) * | 1981-06-09 | 1982-12-13 | Mitsubishi Electric Corp | Ic memory |
| JPS581890A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | ダイナミツク半導体記憶装置の駆動方式 |
| JPS58139392A (ja) * | 1982-02-15 | 1983-08-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992009084A1 (fr) * | 1990-11-16 | 1992-05-29 | Fujitsu Limited | Memoire a semiconducteur avec decodeur d'adresse haute vitesse |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576720B2 (ja) | 1993-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |