JPS6118042A - 命令アドレスレジスタ参照方式 - Google Patents
命令アドレスレジスタ参照方式Info
- Publication number
- JPS6118042A JPS6118042A JP59138560A JP13856084A JPS6118042A JP S6118042 A JPS6118042 A JP S6118042A JP 59138560 A JP59138560 A JP 59138560A JP 13856084 A JP13856084 A JP 13856084A JP S6118042 A JPS6118042 A JP S6118042A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- program
- address register
- instruction address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は命令コードのフェッチタイミングを外部出力信
号として具備する中央処理装置（以下ａＵと略↑）を塔
載した処理装置Ｃ；おいて、プログラムが割付けられた
アドレスをプログラム自身が参照可能にするために、Ｃ
ＰＵ内においてプログラム実行アドレスを保持する命令
アドレスレジスタを参照する方式に関するものである。
号として具備する中央処理装置（以下ａＵと略↑）を塔
載した処理装置Ｃ；おいて、プログラムが割付けられた
アドレスをプログラム自身が参照可能にするために、Ｃ
ＰＵ内においてプログラム実行アドレスを保持する命令
アドレスレジスタを参照する方式に関するものである。
ＣＰＵを具えた処理装置において、プログラムが割付け
られたアドレスをプログラム自身が知る必要がある場合
がある。例えば主記憶装置を構成するランダムアクセス
メモリ（以下ＲＡＭと略す）の内容を初期化する処理を
行う場合、処理装置が実行するプログラムは初期化しな
いようにしなければならない。従ってプログラムが割付
けられたアドレスを知る必要があり、このため（二はＣ
ＰＵ内においてプログラム実行アドレスを保持する命令
アドレスレジスタを参照して、そのアドレスを続出子こ
とができるようにすることが必要になる。
られたアドレスをプログラム自身が知る必要がある場合
がある。例えば主記憶装置を構成するランダムアクセス
メモリ（以下ＲＡＭと略す）の内容を初期化する処理を
行う場合、処理装置が実行するプログラムは初期化しな
いようにしなければならない。従ってプログラムが割付
けられたアドレスを知る必要があり、このため（二はＣ
ＰＵ内においてプログラム実行アドレスを保持する命令
アドレスレジスタを参照して、そのアドレスを続出子こ
とができるようにすることが必要になる。
従来、このような命令アドレスレジスタ参照方式として
は、スタック領域に退避した復帰アドレスから間接的（
＝命令アドレスレジスタの内容を得る方式がある。この
方式ではサブルーテンをコールした後、スタックポイン
タで示されたメモリの内容＠ＣＰＵに読込む。スタック
ポインタで示されたメモリの内容は、サブルーチンから
復帰したときの命令アドレスレジスタの内容と一致して
いるので、これ＠ＣＰＵに読込むことによってＣＰＵは
命令アドレスレジスタの内容を知ることができる。この
ように従来の命令アドレスレジスタ参照方式は、スタッ
ク領域に退避した復帰アドレスから間接的に命令アドレ
スレジスタ内容を知るものであり、そのため命令アドレ
スレジスタ内容を得るまでに、数ステップの命令コード
の実行を必要とすることＣ：なる。
は、スタック領域に退避した復帰アドレスから間接的（
＝命令アドレスレジスタの内容を得る方式がある。この
方式ではサブルーテンをコールした後、スタックポイン
タで示されたメモリの内容＠ＣＰＵに読込む。スタック
ポインタで示されたメモリの内容は、サブルーチンから
復帰したときの命令アドレスレジスタの内容と一致して
いるので、これ＠ＣＰＵに読込むことによってＣＰＵは
命令アドレスレジスタの内容を知ることができる。この
ように従来の命令アドレスレジスタ参照方式は、スタッ
ク領域に退避した復帰アドレスから間接的に命令アドレ
スレジスタ内容を知るものであり、そのため命令アドレ
スレジスタ内容を得るまでに、数ステップの命令コード
の実行を必要とすることＣ：なる。
本発明の命令アドレスレジスタ参照方式は、このような
従来技術の問題点を解決しようとするものであって、プ
ログラムの実行中においてプログラム自体に割付けられ
た絶対アドレスをプログラムに対して与えることができ
るようにしようとするものである。
従来技術の問題点を解決しようとするものであって、プ
ログラムの実行中においてプログラム自体に割付けられ
た絶対アドレスをプログラムに対して与えることができ
るようにしようとするものである。
本発明の命令アドレスレジスタ参照方式は、命令コード
のフェッチタイミングを外部出力信号として具備するＣ
ＰＵを塔載した処理装置において、この外部出力信号に
よってアドレスバスの信号をラッチする手段で、このラ
ッチ手段によってラッチされたアドレスをＣＰＵに対し
て読出す手段とを設けたものである。
のフェッチタイミングを外部出力信号として具備するＣ
ＰＵを塔載した処理装置において、この外部出力信号に
よってアドレスバスの信号をラッチする手段で、このラ
ッチ手段によってラッチされたアドレスをＣＰＵに対し
て読出す手段とを設けたものである。
本発明の命令アドレスレジスタ参照方式によれば、ＣＰ
Ｕのフェッチタイミング信号によってアドレスバスの信
号をラッチして読出すことによって、ＣＰＵは命令アド
レスを読込むことができ、従ってプログラム実行中にそ
のプログラムに割付けられた絶対アドレスをプログラム
に対して与えることができる。
Ｕのフェッチタイミング信号によってアドレスバスの信
号をラッチして読出すことによって、ＣＰＵは命令アド
レスを読込むことができ、従ってプログラム実行中にそ
のプログラムに割付けられた絶対アドレスをプログラム
に対して与えることができる。
第１図は本発明の命令アドレスレジスタ参照方式の一実
施例を示すブロック図である。同図において、１はＣＰ
Ｕ、２はアドレスラッチ回路、６はアドレスデコーダ、
４は命令フェッチ信号、５はラッチアドレス出力信号、
６はアドレスバス、７はデータバス、８はメモリである
。
施例を示すブロック図である。同図において、１はＣＰ
Ｕ、２はアドレスラッチ回路、６はアドレスデコーダ、
４は命令フェッチ信号、５はラッチアドレス出力信号、
６はアドレスバス、７はデータバス、８はメモリである
。
また第２図は第１図に示された実施例における命令フェ
ッチサイクルの各部信号のタイミングを示す図である。
ッチサイクルの各部信号のタイミングを示す図である。
ＣＰＵ１はアドレスバス６を介してメモリ８に対してア
ドレスを出力し、メモリ８はこれに応じてデータバス７
を介して命令コードを出力し、ＣＰＵ１はこの命令コー
ドを順次実行する。アドレスラッチ回路２はｃｐｖｌか
ら出力される命令フェッチ信号４を受けたとき、アドレ
スバス６上の命令アドレスをラッチする。次にアドレス
デコーダ３はＩ１０ポート入力入力命令時に、ラッチア
ドレス出力信号５を出力する。アドレスラッチ回路２は
ラッチアドレス出力信号を人力されたとき、ラッチして
いる命令アドレスをデータバス７に出力する。ＣＰＵ１
はデータバス７上における命令アドレスを取込むことに
よって、プログラム実行中に、そのプログラムに割付け
られた絶対アドレスをプログラムに対して与えることが
できる。
ドレスを出力し、メモリ８はこれに応じてデータバス７
を介して命令コードを出力し、ＣＰＵ１はこの命令コー
ドを順次実行する。アドレスラッチ回路２はｃｐｖｌか
ら出力される命令フェッチ信号４を受けたとき、アドレ
スバス６上の命令アドレスをラッチする。次にアドレス
デコーダ３はＩ１０ポート入力入力命令時に、ラッチア
ドレス出力信号５を出力する。アドレスラッチ回路２は
ラッチアドレス出力信号を人力されたとき、ラッチして
いる命令アドレスをデータバス７に出力する。ＣＰＵ１
はデータバス７上における命令アドレスを取込むことに
よって、プログラム実行中に、そのプログラムに割付け
られた絶対アドレスをプログラムに対して与えることが
できる。
本発明によれば、上記の手順（二よってプログラム自体
に割付けられた絶対アドレスをそのプログラム実行中に
獲得できるので、作業領域を含めた完全な再配置可能な
プログラムを構築することができる。
に割付けられた絶対アドレスをそのプログラム実行中に
獲得できるので、作業領域を含めた完全な再配置可能な
プログラムを構築することができる。
以上説明したように本発明の命令アドレスレジスタ参照
方式によれば、ＣＰＵはアドレスラッチ回路を介して命
令アドレスを読込むことができるので、プログラム実行
中Ｃ二そのプログラムに割付けられた絶対アドレスをプ
ログラムに与えることができる。
方式によれば、ＣＰＵはアドレスラッチ回路を介して命
令アドレスを読込むことができるので、プログラム実行
中Ｃ二そのプログラムに割付けられた絶対アドレスをプ
ログラムに与えることができる。
第１図は本発明の命令アドレスレジスタ参照方式の一実
施例を示す図、第２図は命令フヱツテサイクルのタイミ
ングを示す図である。 １・・・ＣＰＵ、２・・・アドレスラッチ回路、３・・
・アドレスデコーダ、４・・・命令フェッチ信号、５・
・・ラッチアドレス出力信号、６・・・アドレスバス、
７・・・データバス、８・・・メモリ
施例を示す図、第２図は命令フヱツテサイクルのタイミ
ングを示す図である。 １・・・ＣＰＵ、２・・・アドレスラッチ回路、３・・
・アドレスデコーダ、４・・・命令フェッチ信号、５・
・・ラッチアドレス出力信号、６・・・アドレスバス、
７・・・データバス、８・・・メモリ
Claims (1)
- 命令コードのフェッチタイミングを外部出力信号として
具備しアドレスバスおよびデータバスを介してメモリ上
の命令コードを取出して実行する中央処理装置を塔載し
た処理装置において、該外部信号によってアドレスバス
上のアドレスをラッチする手段と、該ラッチされたアド
レスを読出してデータバスを介して中央処理装置に与え
る手段とを設けたことを特徴とする命令アドレスレジス
タ参照方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138560A JPS6118042A (ja) | 1984-07-04 | 1984-07-04 | 命令アドレスレジスタ参照方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138560A JPS6118042A (ja) | 1984-07-04 | 1984-07-04 | 命令アドレスレジスタ参照方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6118042A true JPS6118042A (ja) | 1986-01-25 |
Family
ID=15224994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59138560A Pending JPS6118042A (ja) | 1984-07-04 | 1984-07-04 | 命令アドレスレジスタ参照方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118042A (ja) |
-
1984
- 1984-07-04 JP JP59138560A patent/JPS6118042A/ja active Pending
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