JPS6119050B2 - - Google Patents

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Publication number
JPS6119050B2
JPS6119050B2 JP55187146A JP18714680A JPS6119050B2 JP S6119050 B2 JPS6119050 B2 JP S6119050B2 JP 55187146 A JP55187146 A JP 55187146A JP 18714680 A JP18714680 A JP 18714680A JP S6119050 B2 JPS6119050 B2 JP S6119050B2
Authority
JP
Japan
Prior art keywords
central processing
processing unit
processing units
operating system
execution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55187146A
Other languages
English (en)
Other versions
JPS57108940A (en
Inventor
Takeshi Kashiwada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP55187146A priority Critical patent/JPS57108940A/ja
Publication of JPS57108940A publication Critical patent/JPS57108940A/ja
Publication of JPS6119050B2 publication Critical patent/JPS6119050B2/ja
Granted legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/36Prevention of errors by analysis, debugging or testing of software

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Description

【発明の詳細な説明】 本発明は、オペレーテイング・システム・テス
ト処理方式、特にマルチプロセツサ・システムに
おいて、オンライン処理実行中においても、夫々
の中央処理装置が、独自に、あるいは他中央処理
装置の動作中に、あるいは他中央処理装置の動作
の停止せしせた上で、デバツグ処理を実行できる
ようにしたオペレーテイング・システム・テスト
処理方式に関するものである。
最近例えば複数のマイクロ・プロセツサが夫々
処理を分担して実行するマルチプロセツサ・シス
テムが採用されつつあり、このようなシステムに
おいてオンライン処理中に夫々の中央処理装置が
或る実行中断点においてCPUレジスタの内容や
メモリの内容やI/Oレジスタの内容を確認した
り修正したりすることが望まれる。この場合、他
中央処理装置が動作可能な状態にあるときには、
デバツグ処理実行中に割込みを禁止することが望
まれるが、他中央処理装置が動作可能な状態にな
いときには、特定の入出力割込みに対しては割込
みを許してシステム・ダウンとなることをさける
必要がある。またある種のデバツグ処理において
は、他中央処理装置の動作を中断せしめておい
て、デバツグ処理を実行することが必要であつた
り、逆に他中央処理装置の動作実行中にデバツグ
処理を実行することが必要であつたりする。
本発明は上記の問題に自由に対処できるように
したテスト処理方式を提供することを目的として
いる。そして、そのため本発明のオペレーテイン
グ・システム・テスト処理方式は、複数の中央処
理装置が主記憶装置をアクセスしつつ処理を分担
して実行するマルチプロセツサ・システムにおい
て、上記主記憶装置上にオペレーテイング・シス
テム・テスト用プログラムを格納すると共に、各
中央処理装置に対応してもうけられる通信領域が
もうけられてなり、上記オペレーテイング・シス
テム・テスト用プログラムは、少なくとも、他中
央処理装置が動作可能な状態にあるか否かをチエ
ツクし、動作可能な状態にないとき1部の入出力
割込みに対してのみ割込みを許可してデバツグ処
理を実行し、かつ、少なくとも、(i)自己中央処理
装置のみによるオペレーテイング・システム実行
中断点からの再開、(ii)他中央処理装置との一緒に
よる再開、(iii)自己中央処理装置における停止、(iv)
他中央処理装置に対する実行強制停止、(v)他中央
処理装置に対する処理強制再開の各指示を上記
夫々の通信記憶手段に書込むよう構成され、上記
各中央処理装置は上記夫々の通信記憶手段に格納
される内容にもとづいて処理を実行または停止す
るよう制御されることを特徴としている。以下図
面を参照しつつ説明する。
図は本発明の一実施例を示す。図中の符号1は
主記憶装置、2−0および2−1は夫々中央処理
装置であつてマルチプロセツサ・システムとして
動作するもの、3は入出力関係装置、4はオペレ
ーテイング・システム、5は本発明においてもう
けられるデバツガであつて本発明にいうオペレー
テイング・システム・テスト用プログラムに対応
するもの、6−0および6−1は夫々通信領域で
あつて夫々対応する中央処理装置2−0,2−1
がその内容を参照しあるいは必要に応じてフラグ
をセツトし得るように構成されるものを表わして
いる。
今例えば中央処理装置2−0が必要なデバツグ
処理を実行するものとするとき、オペレーテイン
グ・システムの1つAに対して実行中断点(図示
X)を定めておいて、中央処理装置2−0は図示
オペレーテイング・システムAを実行する。そし
て実行中断点Xに達したとき、中央処理装置2−
0の処理は、実行中断点Xの状態をセーブした上
でデバツガ5の処理に分岐する。以下次のように
動作する。
(1) デバツガ5の処理によつて、他中央処理装置
2−1が現在動作可能な状態にあるか否かをチ
エツクするなお動作可能な状態でないとは、障
害中であることのみでなく、後述する如く中央
処理装置2−0によつて動作強制停止中である
場合も含んでいると考えてよい。
(2) 他中央処理装置2−1が動作可能な状態にあ
る場合、中央処理装置2−0に対する割込みを
全面禁止してデバツグ処理を行なう。
(3) また他中央処理装置2−1が動作可能な状態
にない場合、システム・ダウンをさけるため
に、特定の入出力割込みのみを許すようにして
デバツグ処理を行う。
(4) デバツグ処理の内容は種々あるが、一応ここ
ではCPUレジスタや主記憶装置やI/Oレジ
スタの内容を確認したり修正したりするものと
して説明をつづける。
(5) デバツグ処理が終了したとき、必要に応じ
て、 (i) 自己中央処理装置2−0のみが実行中断点
Xからオペレーテイング・システムを再開す
るモード(図示ルートP)。
(i) 他中央処理装置2−1と一緒に処理を再開
するモード(図示ルートQ)。−この場合、通
信領域6−0においてスタート・フラグST
を立てストツ・フラグSPを落し、かつ他中
央処理装置2−1に対応する通信領域6−1
においてスタート・フラグSTを立てストツ
プ・フラグSPを落す。− (iii) 自己中央処理装置2−0を停止状態にする
モード(図示ルートR)。−この場合、通信領
域6−0においてスタート・フラグSTが落
されかつストツプ・フラグSPを立てる。そ
して他中央処理装置2−1側から起動あるい
は強制再開が与えられた際に起動される。− (iv) 他中央処理装置2−1に対する実行強制停
止を行なうモード(図示ルートS)。−この場
合、通信領域6−1においてキル・フラグ
KiLLが立てられる。これによつて他中央処
理装置2−1は処理実行を強制的に停止され
る。− (v) 他中央処理装置2−1に対する処理強制再
開を行なうモード(図示ルートT)。−この場
合、通信領域6−1においてキル・フラグ
KiLLを落される。− (6) なお、上記モード(i)(ii)(iii)のいずれかによつ

中央処理装置2−0は図示実行中断点Xから処
理を再開する。
上記各モードをもうけたことによつて、例え
ば次の如き状態において、デバツグ処理を行な
うことが可能となる。
(A) 他中央処理装置2−1の動作の如何に拘ら
ず、自己中央処理装置2−0のみによるデバ
ツグ処理を行なう動作。
(B) 図示ルートRを利用して中央処理装置2−
0を或る実行中断点において停止せしめてお
き、他の中央処理装置2−1によつてデバツ
グ処理を実行した上で、図示ルートQによつ
て、同時に処理を再開させる動作。
(C) 図示ルートSよつて中央処理装置2−1の
処理を停止せしめてデバツグ処理を行ない、
次いで他中央処理装置2−1の処理を再開さ
せあるいは再開させることなく自己中央処理
装置2−0が処理を開始する動作。
(D) 図示ルートTによつて他中央処理装置2−
1の処理で開始せしめてデバツグ処理を行な
い、次いで他中央処理装置2−1の処理を停
止させあるいは停止させることなく自己中央
処理装置2−0が処理を開始する動作。
など、各種の態様のもとでデバツグ処理を行
なうことが可能となる。
以上説明した如く、本発明によれば、オンライ
ン処理中に、各種の態様のもとでデバツグ処理を
行なうことが可能となる。
【図面の簡単な説明】
図は本発明の一実施例を示す。 図中1は主記憶装置、2は中央処理装置、3は
入出力関係装置、4はオペレーテイング・システ
ム、5はデバツガ(又はオペレーテイング・シス
テム・テスト用プログラム)、6は通信領域を表
わす。

Claims (1)

    【特許請求の範囲】
  1. 1 複数の中央処理装置が主記憶装置をアクセス
    しつつ処理を分担して実行するマルチプロセツ
    サ・システムにおいて、上記主記憶装置上にオペ
    レーテイング・システム・テスト用プログラムを
    格納すると共に、各中央処理装置に対応してもう
    けられる通信記憶手段がもうけられてなり、上記
    オペレーテイング・システム・テスト用プログラ
    ムは、少なくとも、他中央処理装置が動作可能な
    状態にあるか否かをチエツクし、動作可能な状態
    にないとき1部の入出力割込みに対してのみ割込
    みを許可してデバツグ処理を実行し、かつ、少な
    くとも、(i)自己中央処理装置のみによるオペレー
    テイング・システム実行中断点からの再開、(ii)他
    中央処理装置との一緒による再開、(iii)自己中央処
    理装置における停止、(iv)他中央処理装置に対する
    実行強制停止、(v)他中央処理装置に対する処理強
    制再開の各指示を上記夫々の通信記憶手段に書込
    むよう構成され、上記各中央処理装置は上記夫々
    の通信記憶手段に格納される内容にもとづいて処
    理を実行または停止するよう制御されることを特
    徴とするオペレーテイング・システム・テスト処
    理方式。
JP55187146A 1980-12-25 1980-12-25 Test processing system for operating system Granted JPS57108940A (en)

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JP55187146A JPS57108940A (en) 1980-12-25 1980-12-25 Test processing system for operating system

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Application Number Priority Date Filing Date Title
JP55187146A JPS57108940A (en) 1980-12-25 1980-12-25 Test processing system for operating system

Publications (2)

Publication Number Publication Date
JPS57108940A JPS57108940A (en) 1982-07-07
JPS6119050B2 true JPS6119050B2 (ja) 1986-05-15

Family

ID=16200921

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55187146A Granted JPS57108940A (en) 1980-12-25 1980-12-25 Test processing system for operating system

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