JPH05298606A

JPH05298606A - 回転ヘッド形ディジタル信号再生装置

Info

Publication number: JPH05298606A
Application number: JP9763092A
Authority: JP
Inventors: Shigeru Matsui; 滋松井; Masayuki Ishida; 雅之石田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-04-17
Filing date: 1992-04-17
Publication date: 1993-11-12

Abstract

(57)【要約】【目的】ディジタルオーディオテープレコーダにおい
てデータＯＫでブロックアドレスがＮＧのとき、正しい
データが捨てられるのを防止することを目的とする。【構成】記録トラックに複数のデータシンボルからな
る複数のブロックを有する記録媒体を再生する再生装置
であって、上記ブロック毎にブロック番地信号の誤りを
検出して、誤り無しのときにブロック番地信号を保持
し、誤り有りと検出された場合、上記ブロック番地信号
が補間手段によって補間され、該補間手段によって補間
されたブロック番地信号に基づいて、上記データシンボ
ルを記憶手段に取り込むためのアドレスが生成される。
また上記補間されたブロック番地信号によって生成され
たアドレス位置のデータシンボルには、誤りフラグが立
てられ、誤り訂正時に訂正処理される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回転ヘッドを用いたデ
ィジタルオーディオテープレコーダ等に用いられる回転
ヘッド形ディジタル信号再生装置に関するものである。

【０００２】

【従来の技術】回転ヘッド形の記録再生装置として、例
えばディジタルオーディオテープレコデータが製品化さ
れている。図５は一般的な回転ヘッド形ディジタル信号
再生装置におけるテープフォーマットを示す図である。
図において、１は磁気テープ、２Ａは回転磁気ヘッドＡ
によって記録されるトラック、２Ｂは回転磁気ヘッドＢ
によって記録されるトラックであり、テープ１の長手方
向に対して斜めに交互に形成される。尚、ヘッドＡ、Ｂ
は互いにアジマス角の異なるものが略１８０°の間隔を
もってドラムに設けられている。１本のトラック２Ａ
（２Ｂ）は１９６個のデータブロックに分割されてお
り、その内中央部の１２８ブロックがオーディオデータ
の記録されているＰＣＭ領域である。上記ＰＣＭ領域の
両端のＡＴＦ領域はトラッキング信号が記録されている
領域で従来の装置では上記トラッキング信号を用いてト
ラック２Ａ、２Ｂのトラック制御を行っていた。最近で
は特開昭６２−１４０２０３号公報に開示されている様
にトラッキング制御を行なわず、上記ヘッドＡ、Ｂを複
数回走査させてトラック２Ａ、２Ｂ上の再生信号を２度
読み以上し、記憶手段上で１トラック分のデータを合成
して再生するノートラッキングと呼ばれる方式が開発さ
れている。

【０００３】上記ノートラッキング制御を実現するため
には、トラック毎の番地を示すクレームアドレスとトラ
ック内の番地を示すブロックアドレスを利用するが上記
ＰＣＭ領域に夫々記録されている。

【０００４】図６は図５のテープフォーマットにおける
ＰＣＭデータブロックおよびＷ₁ ，Ｗ₂ フォーマットを
示す図である。図において、３は８ビットのブロック同
期信号で４は８ビットのＭａｉｎ−ＩＤ（Ｗ₁ ）であ
る、５は８ビットのブロックアドレス（Ｗ₂ ）であり、
６はＷ₁ とＷ₂ のエラー検出のためのパリティーデータ
で８ビットで構成されている。７はオーディオデータ及
び誤り検出用のＣｌ符号からなるＰＣＭデータで２５６
ビットで（３２シンボル）で構成されている。

【０００５】上記Ｍａｉｎ−ＩＤ４はブロックアドレス
５が偶数ブロックの時に、フォーマットＩＤ（ＦＩ
Ｄ）、ＩＤ１〜ＩＤ７の識別情報と上記フレームアドレ
スが記録されており、識別情報としては、サンプリング
周波数、チャンネル数等がある。また上記フレームアド
レスはトラック２Ａ、２Ｂに対して同一のものが与えら
れている。

【０００６】図８は従来の回転ヘッド形ディジタル信号
再生装置における再生回路を示すブロック図である。図
において、１０は再生信号の入力端子で１１は再生信号
の同期クロックを得るためのフェイズロックドループ
（ＰＬＬ）回路である。１２は８−１０変調がほどこさ
れたデータを復調する復調回路、１３はブロック同期信
号３を検出する回路、１４はＰＬＬ回路１１及びブロッ
ク同期信号検出回路１３からの信号をもとに各部の動作
クロックを生成するクロック生成回路、１５はＭａｉｎ
−ＩＤ４、ブロックアドレス５の誤りをパリティデータ
６より検出するパリティチェック回路、１６はブロック
アドレスを保持するラッチ回路、１７はフレームアドレ
スを保持するラッチ回路、２１はＲＡＭ等で構成される
記憶回路で、１９は記憶回路２１のアドレスを生成する
回路、２０はデータ誤り検出に応じて記憶回路２１への
書き込みアドレスを制御する回路である。２２は前記Ｃ
ｌ符号を用いてオーディオデータの誤りを検出する回
路、２３はオーディオデータを１シンボルずつ誤り検出
回路２２に送るためのシフトレジスタで、記憶回路２１
にも接続されている。２４は誤り訂正回路、２５は訂正
不能であったデータを補間する回路で２６はＤ／Ａコン
バータである。

【０００７】次に動作について説明する。入力端子１０
より入力された再生信号はＰＬＬ回路１１を通って復調
回路１２にて復調され、上記１データシンボル毎に後段
に送られる。このとき、同期信号検出回路１３にて検出
されたブロック同期信号３を基準としてＰＬＬ回路１１
で生成された同期クロックにより各部での動作クロック
がクロック生成回路１４で生成される。各ブロックのデ
ータ中のブロックアドレス５は同期信号検出回路１３に
おけるブロック同期信号３検出後に、ブロックアドレス
ラッチ回路１６にラッチされ、同時にパリティチェック
回路１５では、Ｍａｉｎ−ＩＤ４（Ｗ₁ ）及びブロック
アドレス（Ｗ₂ ）５の誤り検出が行なわれる。図６で示
したＭａｉｎ−ＩＤ４内のフレームアドレスはパリティ
チェック回路１５で誤り無しと判定され、且つブロック
アドレスラッチ回路１６に偶数ブロックがラッチされた
場合にフレームアドレスラッチ回路１７にラッチされ、
ブロックアドレスラッチ回路１６とフレームアドレスラ
ッチ回路１７の内容よりアドレス生成回路１９にて、記
憶回路２１へのアドレスが生成される。一方、パリティ
チェック回路１５における誤り検出の結果、誤りと判定
された場合、判定結果は書き込み制御回路２０に入力さ
れ、記憶回路２１に対して書き込み禁止信号が送られる
ので、データの書き込みは禁止される。また誤り無しと
判定された場合、記憶回路２１に対して判定結果が書き
込まれ、記憶回路２１の内容が変更されたことを示す書
き換えフラグとして取り扱われる。

【０００８】次に、ＰＣＭデータ７は図７に示した様に
偶数番目と奇数番目に分けられ、ＰＣＭデータ７中のオ
ーディオデータはＣｌ符号を用いて誤り検出が行なわれ
る。この動作において復調回路１２により出力されたＰ
ＣＭデータ７はシフトレジスタ２３に入力され、その出
力は１シンボルずつ誤り検出回路２２に送られる。誤り
検出の結果は記憶回路２１にオーディオデータと共に書
き込まれる。但し、前記ノートラッキング方式を用いる
再生装置では、再生信号を２度読み以上にしているの
で、記憶回路２１には同一アドレスのデータが少なくと
も２回以上書き込まれる可能性がある。上記の場合、オ
ーディオデータを書き込む前に書き込み制御回路２０は
記憶回路２１内のアドレス生成回路１９が示す書き込ア
ドレス位置のデータに付加されている上記書き換えフラ
グと上記誤り検出結果を読み出して以下の様な動作を記
憶回路２１に指示する。

【０００９】上記書き換えフラグが無い場合、書き込み
制御回路は上記誤り検出結果に拘らず書き込み信号を出
力する。

【００１０】上記書き換えフラグが有る場合、書き込み
制御回路は上記誤り検出の結果、誤り有りの場合のみ書
き込み信号を出力する。

【００１１】従って、記憶回路２１は常に上記誤り検出
の結果、誤り無しと判定されたデータで置き換えられ
る。但し、記憶回路２１の内容の誤り訂正が行なわれる
時点にて、上記書き換えフラグが無い若しくは、上記誤
り検出の結果、誤りであると書き加えられているデータ
は誤り訂正回路２４にて誤りデータとして訂正処理され
る。このとき訂正不能のデータは、補間回路２５にて前
後の正しいデータを用いて、平均値補間、前置ホールド
等の補間処理がなされて後、Ｄ／Ａコンバータ２６に
てアナログ信号に変換される。

【００１２】

【発明が解決しようとする課題】上記従来の装置におい
ては、パリティチェック回路１５にて誤り無しと判定さ
れたデータは書き込み制御回路２０によって記憶回路２
１へのデータ書き込みが禁止されている。従ってたとえ
上記誤り検出回路２２における誤り検出の結果、誤り無
し判定されたデータであっても捨て去られる。このため
前記の様にノートラッキング制御を行い、データを２度
読みして正しいデータのみを選択して再生しようとする
場合、上記より誤り検出結果、誤り無しと判定しても、
パリティチェック回路１５によって誤りであると判定さ
れると、データは書き込まれない。そのために記憶回路
２１の内容の誤り訂正処理時の残留誤りデータが増加す
る原因となり、誤り訂正回路２４における誤り訂正処理
に負担がかかるという問題点があった。

【００１３】本発明は上記のような問題点を解決するた
めになされたもので、誤り検出回路２２における誤り検
出結果、誤り無しと判定され、上記パリティチェック回
路１５にて誤りと判定されたデータが生じた場合、上記
記憶回路２１に対する書き込みアドレスを決定する回転
ヘッド形ディジタル信号再生装置を得ることを目的とす
る。

【００１４】

【課題を解決するための手段】本発明における第１の発
明は、記録トラックに複数のデータシンボルからなる複
数のブロックを有する記録媒体を再生する再生装置にお
いて、上記ブロック毎にブロック番地信号の誤りを検出
する第１の誤り検出手段と、上記ブロック毎に上記デー
タシンボルの誤りを検出する第２の誤り検出手段と、上
記第１の誤り検出手段の誤り検出において誤り無しと判
定された場合、上記ブロック番地信号を保持する保持手
段と、上記第１の誤り検出手段の誤り検出において誤り
有りと判定された場合、上記保持手段の内容に基づい
て、上記ブロック番地信号を補間する手段と、該補間手
段によって補間されたブロック番地信号に基づいて記憶
手段内に上記データシンボルを取り込むと共に上記第２
の記憶手段の誤り検出結果に上記ブロック番地信号が補
間されていることを示す補間フラグを付加する様に構成
したものである。

【００１５】また、本発明における第２の発明は、上記
記録媒体を記録時の複数倍の速度で走査し、同一信号を
複数回再生する装置において、上記ブロック毎にブロッ
ク番地信号の誤りを検出する第１の誤り検出手段と、上
記ブロック毎に上記データシンボルの誤りを検出する第
２の誤り検出手段と、上記第１及び第２の誤り検出手段
の誤り検出結果を保持する保持手段と、上記保持手段の
保持されている内容と上記第１及び第２の誤り検出手段
の誤り検出結果に基づいて記憶手段内に上記データシン
ボルを選択して取り込む制御手段を設けたものである。

【００１６】また、本発明における第４の発明は、上記
記録媒体を再生する再生装置において、上記ブロック毎
にブロック番地信号の誤りを検出する誤り検出手段と該
誤り検出手段の誤り検出の結果、誤り無しと判定された
上記ブロック番地信号を保持する保持手段、上記誤り検
出手段において、連続して誤り検出される場合、誤りが
検出されたブロックの数を計測する計測手段と、該計測
手段の計測値と上記保持手段に保持されているブロック
番地信号を加算する加算手段と、加算手段の加算結果に
基づいて上記誤り検出手段にて誤りと判定されたブロッ
ク番地信号を補間する補間手段と、上記保持手段と加算
手段の内容を比較して上記補間手段の補間結果を評価す
る補間ブロック評価手段を設けたものである。

【００１７】さらに、本発明における第４の発明では、
上記記録媒体を再生する再生装置において、上記ブロッ
ク毎にブロック番地信号の誤りを検出する第１の誤り検
出手段と、該誤り検出手段の誤り検出の結果、誤り無し
と検出された上記ブロック番地信号を保持する手段と、
上記データシンボルの誤りを検出する第２の誤り検出手
段と該第２の誤り検出手段において、上記複数個のブロ
ックからなる単位ブロック内のデータシンボルが誤り無
しと判定され、かつ、該単位ブロック内のブロック番地
信号が上記第１の誤り判定手段において誤りと判定され
たときに、上記保持手段の内容に基づいて誤った上記ブ
ロック番地信号を補間する補間手段を設けたものであ
る。

【００１８】

【作用】本発明の第１の発明における第１の誤り検出手
段において正しいと判定された上記ブロック番地信号は
保持手段に保持され、誤りが検出された上記ブロック番
地信号は、上記補間手段によって補間され、上記補間手
段によって上記記憶手段内に上記データシンボルが取り
込まれると共に上記第２の誤り検出手段の誤り検出結果
に上記補間フラグが付加される。

【００１９】本発明の第２の発明における制御手段は上
記保持手段の内容に基づいて、上記第１及び第２の誤り
検出手段の誤り検出結果より記憶手段内に取り込むべき
上記データシンボルを選択する。

【００２０】本発明における第３の発明においては、上
記誤り検出手段にて上記ブロック番地信号が誤りと判定
されると上記計測手段によって連続して誤った上記ブロ
ック番地信号の数が計算され、上記保持手段の内容と該
計測手段の計測結果が上記加算手段にて加算され、上記
補間手段によって上記加算手段の加算結果より、上記誤
りと判定されたブロック番地信号が補間されると共に、
補間ブロック評価手段にて上記補間結果が評価される。

【００２１】本発明における第４の発明においては、上
記第１の誤り検出手段にて上記単位ブロック内の上記ブ
ロック番地信号が誤りと検出されると、上記第２の誤り
検出手段にて誤り無しの場合、上記補間手段によって上
記保持手段の内容に基づき、上記誤りが検出されたブロ
ック番地信号が補間される。

【００２２】

【実施例】実施例１．図１は本発明の実施例１〜４における回転ヘ
ッド形ディジタル再生装置の信号部分を示すブロック図
である。図において、前記従来例と同一部分は説明を略
する。１８はパリティチェック回路における誤り検出の
結果、誤りと判定された場合、ブロックアドレスラッチ
回路１６の内容を補間するアドレス補間回路である。ま
た、アドレス補間回路１８の出力はアドレス生成回路１
９に接続されており、補間されたアドレスによって記憶
回路２１への書き込みアドレスが生成される様に構成さ
れている。図２は上記補間回路１８の内容を示したもの
で、３０はパリティチェック回路１５における誤り検出
結果出力を入力する端子、３１はブロックアドレスラッ
チ回路１６の内容を入力する端子、３２は同期信号検出
回路１３からのブロック同期信号３を入力する端子、３
３はカウンタで、３４はアドレス生成回路１９へカウン
タ３３のカウント値を出力する端子である。また、図１
の４０は書き込み制御回路である。

【００２３】次に動作について説明する。パリティチェ
ック回路１５にて誤り検出結果、誤り無しと判定された
場合カウンタ３３には入力端子３０より検出結果が入力
されこれがカウンタ３３に対して入力端子３１の内容を
ロード入力となる。即ち、誤り無しの場合、上記よりブ
ロックアドレスラッチ回路１６の内容がカウンタ３３に
ロードされ、その出力は出力端子３４よりアドレス生成
回路１９に出力される。一方、入力端子３２はカウンタ
３３のクロック入力に接続されているので、同期信号回
路１３よりブロック同期信号３が入力される度にカウン
ト値が＋１インクリメントされる。従って、上記よりパ
リティチェック回路１５において誤りと判定された場
合、ブロックアドレスラッチ回路１６の内容はカウンタ
３３にロードされず、この場合のブロックアドレス値は
前のブロックの値＋１として補間されアドレス生成回路
に出力される。上記実施例では、ロード付きカウンタを
用いたが、一般的にはブロックアドレスラッチ１６の内
容をパリティチェック回路１５にて誤り無しと判定した
場合にのみ保持するラッチ等の保持手段と、上記保持手
段の内容をブロック同期信号３又は他の基準信号にて所
定値になる様に補間する加算器又は減算器等からなる補
間手段で補間回路を構成すれば、カウンタ３３と同等の
動作をさせることができる。

【００２４】尚、上記補間回路にて上記補間動作を行な
わせた場合、パリティチェック回路１５から、記憶回路
２１へは前記従来例で示した書き換えフラクが入力され
ないので、誤り訂正回路２４では記憶回路２１の内容の
内、当該アドレスが示す位置のデータが誤っているもの
として処理され、ブロックアドレスが補間されたことに
より、データの信頼度が失なわれない様に対策されてい
る。

【００２５】次に、書き込み制御回路４０は、記憶回路
２１に対して書き込み信号を出力するので、記憶回路２
１には補間されたアドレスが示す位置にオーディオデー
タが書き込まれる。但し、前記従来例で示した様に誤り
検出回路２２でデータに誤り有りと判定された場合、前
記と同様に誤り検出結果も記憶回路２１に書き加えられ
る。

【００２６】実施例２．また、前記従来例で示した様
に、データを２度読み以上する場合、本発明における第
２の発明による実施例を図１に基づいて説明する。な
お、なお、従来例と同一部分は省略する。４０は書き込
み制御回路であり、記憶回路２１よりアドレス生成回路
１９が示す位置にデータと共に書き加えられている上記
書き換えフラグ及び上記誤り検出結果を読み出し、その
内容に基づいて記憶回路２１に対して書き込み信号を出
力する様に構成されている。その後、書き換えフラグの
有無を誤り検出結果の有無に優先させて、以下の動作が
行なわれる。

【００２７】書き換えフラグ無し、誤り検出結果にお
いてデータ誤りの場合無条件で書き込み信号が出力さ
れ、記憶回路２１にオーディオデータが書き込まれると
共に、パリティチェック回路１５にて誤り無しのとき書
き換えフラグを書き加え、誤り検出回路２２にて誤り有
りの場合、誤り検出結果が書き加えられる。以下、訂正
回路２２は上記書き換えフラグが有り、上記誤り検出結
果においてデータ誤り無しの場合正しいデータとして処
理が行なわれる。

【００２８】書き換えフラグ無し、誤り検出結果にて
データ誤り無しの場合、パリティチェック回路１５にて
誤り無しと判定した場合、書き込み信号が出力され、記
憶回路２１にオーディオデータが書き込まれると共に、
書き換えフラグを書き加える。このとき誤り検出回路２
２においてデータ誤りと判定した場合は記憶回路２１の
内容は書き換えられ、誤り検出結果も書き加えられるの
で、誤り訂正回路２２では訂正時に誤りデータとして処
理される。但し、データ誤り無しとしている部分に誤っ
たデータが書き込まれる事になるが、上記より書き換え
フラグ無しの状態とは、記憶回路２１にて全く当該アド
レスがアクセスされていないか、若しくはアドレスが所
定の値に補間されて後、書き込まれている場合を示して
いるため、たとえデータ誤り無しであっても信頼度は低
く、誤り訂正回路２２における訂正処理段階で見逃し誤
り又は誤訂正を誘発するおそれがあるためである。さら
にたとえ、データ誤りであっても書き込みアドレスが正
しければ全くデータシンボルが誤りでない限り、上記訂
正処理を複数回くり返せば、訂正される可能性が高くな
るためであり、本発明はデータの正確さよりもアドレス
の正確さの方を優先する事も合わせて提案するものであ
る。

【００２９】書き換えフラグ有りの場合、誤り検出結
果においてデータ誤り有りの場合、パリティチェック回
路１５にて誤り無しと判定し、且つ誤り検出回路２２に
おける誤り検出結果にてデータ誤り無しと判定した場合
のみ書き込み信号が出力され、記憶回路２１にオーディ
オデータが書き込まれると共に書き換えフラグが書き加
えられる。

【００３０】書き換えフラグ有り、誤り検出結果にて
データ誤り無しの場合、無条件で書き込み禁止され、書
き換えフラグ及び誤り検出結果も書き加えない。

【００３１】以上のよう様に本発明では→→→
の順に記憶回路２１の内容がより信頼度の高いデータで
書き換えられ、誤り訂正回路２２において訂正処理の負
担が軽減される様に構成されている。

【００３２】実施例３．図１は本発明の実施例１〜４に
おける回転ヘッド形ディジタル信号再生装置の信号処理
部分を示すブロック図である。図において、前記従来例
と同一部分は説明を省略する。１８はパリティチェック
回路における誤り検出の結果、誤りと判定された場合、
ブロックアドレスラッチ回路１６の内容を補間するアド
レス補間回路である。また、４０は記憶回路２１へのデ
ータの書き込みを制御する書き込み制御回路である。

【００３３】図３は上記アドレス補間回路１８の内容を
示したもので、３１はブロックアドレスラッチ１６の内
容を入力する端子、３０はパリティチェック回路１５に
おける誤り検出結果を入力する端子、３２は同期検出回
路１３からのブロック同期信号３を入力する端子、３７
は入力端子３０より入力された上記誤り検出結果におい
て誤りなしと判定された場合に入力端子３１より入力さ
れたブロックアドレスを一時記憶するラッチである。３
８はカウンタで上記誤り検出の結果、誤り無しと判定さ
れた場合に、リセットされ、入力端子３２より入力され
たブロック同期信号３によってカウントされる。３９は
ラッチ３７とカウンタ３８の内容を加算する加算器、４
２は補間回数判定回路、４１は比較器であり、セレクタ
４２の出力は３４の出力端子よりアドレス生成回路１９
に出力され、比較器４１の出力は３５の出力端子より書
き込み制御回路４０へ出力され、３６の出力端子より補
間回数判定回路４２の出力は書き込み制御回路４０へ出
力される。

【００３４】次に動作について説明する。上記パリティ
チェック回路１５にて誤り無しと判定された場合、その
判定結果出力は入力端子３０に入力され、カウンタ３８
がリセットされると共にラッチ３７には入力端子３１か
ら入力されたブロックアドレスラッチ１６の内容が蓄え
られる。以下次のブロックのブロック同期信号３の検出
時に検出信号が入力端子３２より入力され、カウンタ３
８はカウントアップされるがその後、パリティチェック
回路１５における誤り検出結果に応じて次段の動作が異
なるのでこれらを分けて説明する。

【００３５】上記において誤り無しの場合、入力端子３
０よりブロックＡの判定結果出力が入力されるので、ラ
ッチ３７にはブロックアドレスラッチ回路１６の内容で
あるブロックＡのアドレスが蓄えられる。このときカウ
ンタ３８はリセットされているので、その値は０であり
加算器３９の出力はラッチ３７と同一の値即ちブロック
Ａのアドレスとなり、出力端子３４より出力され、アド
レス生成回路１９に入力される。ラッチ３７の値と加算
器３９の値は比較器４１で比較されるが、同一値なの
で、出力端子３５より書き込み制御回路へは前記従来例
で示した書き換えフラグを記憶回路２１へ書き加える様
に指示が出される。また、補間回数判定回路４２はリセ
ットされたカウンタ３８の値を入力し補間なしと判定
し、その結果を出力端子３６より出力する。

【００３６】次に上記おいてラッチ３７にブロックＡの
アドレスが入力されており、次のブロックＢがパリティ
チェック回路１５の誤り検出の結果誤りと判定された場
合について説明する。入力端子３０よりカウンタ３８の
リセット信号は入力されない、しかもブロックＢのブロ
ック同期信号３が入力端子３２より入力されると、カウ
ンタ３８の値は＋１となり、加算器３９にてラッチ３７
の値と加算され、ブロックＢの値＝ブロックＡ＋１とな
り、ブロックＢの値が＋１補間されて出力端子３４より
出力される。さらにラッチ３７の値と加算器３９の値は
比較器４１で比較され、上記より異なる値となるので、
出力端子３５より書き換えフラグを書き加えるための指
示信号は出力されない。即ち記憶回路２１ではアドレス
が補間されたものと見なして処理される。一方補間回数
判定回路４２ではカウンタ３８の値を入力し、補間回数
１として出力端子３６より出力する。

【００３７】以下連続で誤り有りと判定される場合は１
ブロック毎にカウンタ３８がカウントアップされその値
とラッチ３７の値が加算器３９により加算され補間アド
レスとして出力端子３４より出力され、補間回数判定回
路４２により補間回数が出力端子３６より出力される。
以上の動作の後、パリティチェック回路１５で誤り無し
と判定された場合、ラッチ３７はブロックアドレスラッ
チ１６より出力された新しいブロックアドレス値ブロッ
クＣで更新されると共にカウンタ３８はリセットされ
る。従って加算器３９より上記ブロックＣが出力され、
比較器４１より出力端子３５には書き換えフラグを書き
加えるための信号が出力される。このとき、カウンタ３
８はリセットされ、補間回数判定回路４２はそれまでの
補間回数値から０となったことを書き込み制御回路４０
へ指示する。上記の場合、書き込み制御回路４０は０と
なったことが指示されると、０となった時点のアドレス
と０となる直前の補間されたアドレスに１を加えた値が
等しいかどうかを比較する。この結果一致していれば補
間アドレスは正しいものとし、それ迄の補間回数分前へ
さかのぼったアドレスから０となる直前のアドレス迄の
書き換えフラグが書き加えられていない部分に相当する
位置のデータに対して書き換えフラグを書き加える様に
記憶回路２１に指示を出す。以上の様に構成されている
ので、前記誤り検出回路２２にてデータ誤り無しと判定
されたデータに対してアドレスが補間されたために書き
換えフラグが書き加えられておらず、誤り訂正回路２４
で誤りデータとして処理されるのが防止される。

【００３８】上記バーストエラー発生により、連続して
アドレス補間が発生し、補間回数が所定の敷値よりも大
きいときは、書き換えフラグを書き加える動作が禁止さ
れ様に構成されているので、上記書き込み制御回路４０
における上記アドレス比較動作に対する信頼度を向上さ
せている。

【００３９】実施例４．図１は本発明の実施例１〜４に
おける回転ヘッド形ディジタル信号再生装置の信号処理
部分を示すブロック図である。図において、前記従来例
と同一部分は説明を省略する。１８はアドレス補間回
路、４０は書きき込み制御回路、２２は誤り判定回路で
ある。図４は本発明の実施例４を示す図、いわば上記ア
ドレス補間回路１８と誤り訂正回路２２の内容を示した
もので、図において、４５はパリティチェック回路１５
にて誤り無しと判定された場合、判定結果を入力する端
子、４６はブロックアドレスラッチ回路１６の内容を入
力する端子、４７はラッチ、４８は復調されたＰＣＭデ
ータ７を入力する端子である。４９は図７に示した２ブ
ロック分のＰＣＭデータ７の内偶数シンボルデータを用
いてデータ誤りを検出する偶数シンボル誤り判定回路、
５０は上記ＰＣＭデータ７のうち奇数シンボルデータを
用いてデータ誤りを検出する奇数シンボル誤り判定回
路、５１は各ブロック毎にブロック同期信号３が検出さ
れる時点において、偶数、奇数シンボル誤り判定回路４
９、５０の誤り検出の結果双方共に誤り無しのときデー
タ誤り無しと判定する判定回路、５２は上記判定回路の
出力とラッチ４７の内容に所定の値を加えたものとを比
較する比較器、５３はセレクタ、５４、５５は出力端子
である。

【００４０】次に動作について説明する。ブロックＡが
再生された時パリティチェック回路１５にて誤り無しと
判定された結果が入力端子４５より入力されると入力端
子４６からブロックアドレスラッチ１６の内容であるブ
ロックＡのアドレスがラッチ４７に入力される。セレク
タ５３では、入力端子４５に上記判定結果が入力され、
ラッチ４７の値を出力する様に選択され、出力端子５４
よりアドレス生成回路１９に入力される。よって記憶回
路２１において上記ブロックＡのアドレスが示す位置に
データが書き込まれると共に従来例で示した書き換えフ
ラグも書き加えられる。

【００４１】次に次のブロックＢにおいてパリティチェ
ック回路１５にて誤り有りと判定された場合、入力端子
４５からは判定結果は入力されないのでラッチ４７の値
は更新されず、またセレクタ５３は比較器５２の値が出
力端子５４に出力される様に構成されている。一方入力
端子４８からは、上記より復調データが入力され、図７
で示した２ブロック分のデータの内偶数シンボルは偶数
シンボル誤り判定回路４９でデータ誤りが検出され、奇
数シンボルは奇数シンボル誤り判定回路５０でデータ誤
りが検出される。上記データ誤り判定は、入力端子４８
より、図７で示した様に偶数ブロック、奇数ブロックの
順にＰＣＭデータ７が入力され、奇数ブロックの最終シ
ンボルデータＰ₇ が入力された時点で誤り有無の判定が
可能となり、その結果が出力される。判定回路５１はそ
の時偶数及び奇数シンボル誤り判定回路４９、５０双方
のデータ誤り判定結果について共に誤り無しと判定す
る。そこでラッチ４７に入力されている前のブロックブ
ロックＡのアドレスが比較器５２のＡ入力に入力される
と、偶数である場合、判定回路５１で誤り無しと判定さ
れた場合は、図７で示したデータ構成より上記ブロック
Ｂのアドレス値は奇数でありしかもブロックＡのアドレ
ス値を＋１したものである。従って、比較器５２にて上
記の場合、ラッチ４７の値は＋１されてセレクタ５３に
出力され、出力端子５４よりアドレス生成回路１９に出
力される。また、出力端子５５からは書き換えフラグを
書き加えるための指示信号が書き込み制御回路４０へ出
力されるので、記憶回路２１ではデータが書き込まれる
と共に書き換えフラグも書き加えられる。

【００４２】次にラッチ４７に入力されている前のブロ
ック、ブロックＡのアドレス値が奇数の場合、ラッチ４
７の値は比較器５２にて＋１されてセレクタ５３に出力
され、出力端子５４よりアドレス生成回路１９に出力さ
れる。従って出力されるブロックＢのアドレス値はブロ
ックＡのアドレス値を＋１した偶数値をとるが、偶数シ
ンボルデータが入力され終った時点では、判定回路５１
は、誤り判定を行なっていないので、比較器５２から出
力端子５５へは書き換えフラグを書き加えるための指示
信号は出力されない。従って、記憶回路２１へはデータ
のみ書き込まれる。次にその次のブロック、ブロックＣ
が入力された時点においては、パリティチェック回路１
５における誤り検出の結果、誤り無しの場合は、ラッチ
４７にはブロックＣのアドレス値が入力される。比較器
５２はこの時点でラッチ４７の値が再び奇数であるた
め、ラッチ４７が更新される前後の値を比較して＋２で
あり、判定回路５１の出力がせ誤り無しであれば、上記
ブロックＢのアドレスに相当する記憶回路２１のデータ
に対して書き換えフラグを書き加える指示信号が出力端
子５５より書き込み制御回路４０に出される。但し、上
記にラッチ４７が更新されず、比較器５２にて更新前後
の値が等しいとき又は判定回路５１の出力が誤り有りの
ときは上記指示信号は出力端子５５へは出力されない。
以上の様にして２ブロックを単位として誤り訂正の為の
符号化がなされているデータに対して、いずれか一方の
ブロックのアドレス値に誤りが有る場合、データ誤り検
出の結果、誤り無しと判定された場合、誤り無しである
ブロックのアドレス値をもとに他方のアドレスが補間さ
れる様に構成されている。

【００４３】

【発明の効果】本発明における第１の発明による上記実
施例１においては、上記ブロックアドレスの誤り判定の
結果、誤り無しのときに上記ブロックアドレス値を保持
する手段を設け、又誤り有りのときに上記保持手段の内
容を所定値に変更する、補間手段を設けたことにより、
データに誤りが無く、ブロックアドレスが誤りの場合上
記補間手段によってアドレスが補間されて、記憶手段に
取り込まれる様に構成したので、正しいデータが遺棄さ
れるのが防止でき、又アドレスを補間して記憶手段にデ
ータを書き込む際は誤り検出信号を書き加える様に構成
したので、記憶手段内のデータを誤り訂正する際には、
上記補間アドレス位置では誤り検出信号が存在するがデ
ータが正しい状態として処理されるので、誤り検出信号
に基づいた訂正（イレージャ訂正）、誤り検出信号を用
いない訂正（エラー訂正）いずれにおいても訂正時の負
担が軽減されるという効果がある。

【００４４】本発明における第２の発明による実施例２
においては、回転ヘッドを複数回走査させてデータを２
度読み以上する場合、ブロックアドレスの誤り検出手段
とデータの誤り検出手段と、ブロックアドレスの誤り検
出結果及びデータの誤り検出結果に対して、１回目の検
出結果と２回目以降の検出結果を比較してデータを記憶
手段内に書き込むか否かを決定する手段を設けたので、
同一データを２度読み以上することによって、記憶手段
の内容をより誤りの無いデータに書き換えることがで
き、上記記憶手段の誤り訂正時には上記より信頼度の高
いデータが残るので誤り訂正時の負担を軽減できるとい
う効果がある。

【００４５】本発明における第３の発明による実施例３
においては、ブロックアドレスの誤り検出手段と該誤り
検出手段の検出の結果誤り無しと判定されたブロックア
ドレスを保持する手段と、誤り無しの検出を基準に以後
のブロックアドレスの誤り回数を計測する手段及び保持
手段と計測手段の計測値を加算する手段を備えたアドレ
ス補間回路を設けたので、連続してブロックアドレスが
誤っているときにアドレスを補間することができるので
その間の記憶手段に入力されるべきデータを失わずにす
み、またブロックアドレスの連続誤りの後、正しいブロ
ックアドレスが上記保持手段に入力された場合、上記加
算手段の加算値と保持手段の内容を比較する手段を設
け、その比較結果によって上記アドレスの連続補間が正
しいか否かを判定し、正しくないときは誤り検出信号を
記憶手段に付加する様に構成したので、アドレスが補間
されたことによる誤り訂正時の誤訂正、誤りの誤検出も
合わせて防止できるという効果がある。

【００４６】本発明における第４の発明による実施例４
においては、ブロックアドレスの誤りを検出する第１の
誤り判定手段と該第１の誤り判定手段が誤り無しを判定
したときに上記ブロックアドレスを保持する保持手段
と、複数ブロックを１単位ブロックとして誤り検出の符
号化がなされ、該単位ブロック内のデータの誤りを検出
する第２の誤り判定手段と、上記第１の誤り判定手段が
誤り有りを検出し、当該ブロックアドレスが誤りである
ときに、第２の誤り判定手段においてデータに誤り無し
と判定された場合、上記保持手段に保持されている内容
に基づいて、上記誤りと判定されたブロックアドレスを
補間する補間手段を設けたので、上記単位ブロック内に
てデータに誤り無しと判定された場合、上記保持手段内
に上記単位ブロック内の少なくとも１つのブロックアド
レスが保持されているならば、他のブロックアドレスを
補間することができるので、データを記憶手段内のブロ
ックアドレスによって示された所定の位置に取り込むこ
とができ、正しいデータを効率よく得ることができるの
で、上記記憶手段の誤り訂正を行なう場合の負担が軽減
されるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１〜４における回転ヘッド形デ
ィジタル信号再生装置の信号処理部分を示すブロック図
である。

【図２】本発明の実施例１を示す図である。

【図３】本発明の実施例３を示す図である。

【図４】本発明の実施例４を示す図である。

【図５】一般的な回転ヘッド形ディジタル信号再生装置
におけるテープフォーマットを示す図である。

【図６】図５のテープフォーマットにおけるＰＣＭデー
タブロック及びＷ₁ 、Ｗ₂ フォーマットを示す図であ
る。

【図７】オーディオデータ及びＣｌ符号の構成を示す図
である。

【図８】従来の回転ヘッド形ディジタル信号再生装置に
おける再生回路を示すブロック図である。

【符号の説明】

１５パリティチェック回路１６ブロックアドレスラッチ回路１８アドレス補間回路１９アドレス生成回路２１記憶回路２２誤り判定回路３３、３８カウンタ３７、４７ラッチ３９加算器４０書き込み制御回路４１、５２比較器４２補間回数判定回路５１判定回路５３セレクタ

Claims

【特許請求の範囲】

【請求項１】記録トラックに複数のデータシンボルか
らなる複数のブロックを有する記録媒体を再生する再生
装置において、上記ブロック毎にブロック番地信号の誤
りを検出する第１の誤り検出手段と、上記ブロック毎に
上記データシンボルの誤りを検出する第２の誤り検出手
段と、上記第１の誤り検出手段の誤り検出において誤り
無しと判定された場合、上記ブロック番地信号を保持す
る保持手段と、上記第１の誤り検出手段の誤り検出おい
て誤り有りと判定された場合、上記保持手段の内容に基
づいて、上記ブロック番地信号を補間する手段と、該補
間手段によって補間されたブロック番地信号に基づい
て、上記データシンボルを記憶手段に取り込むと共に第
２の誤り検出手段における誤り検出結果に上記ブロック
番地信号が補間されていることを示す補間フラグを付加
し、上記記憶手段内の誤り訂正時に上記第２の誤り検出
手段の誤り検出結果と上記補間フラグを用いて誤り訂正
が行なわれる様に構成したことを特徴とする回転ヘッド
形ディジタル信号再生装置。
【請求項２】記録トラックに複数のデータシンボルか
らなる複数のブロックを有する記録媒体を回転ヘッドを
用いて記録時の複数倍の速度で走査し、複数回上記記録
トラックが再生される様に構成された再生装置におい
て、上記ブロック毎にブロック番地信号の誤りを検出す
る第１の誤り検出手段と、上記ブロック毎に上記データ
シンボルの誤りを検出する第２の誤り検出手段と、上記
第１及び第２の誤り検出手段の誤り検出結果を保持する
保持手段と、上記保持手段に保持されている内容と上記
第１及び第２の誤り検出手段の誤り検出結果に基づいて
記憶手段内に上記データシンボルを選択して取り込む制
御手段を備え、上記保持手段の内容に基づいて上記記憶
手段内の誤り訂正が行なわれる様に構成したことを特徴
とする回転ヘッド形ディジタル信号再生装置。
【請求項３】記録トラックに複数のデータシンボルか
らなる複数のブロッを有する記録媒体を再生する再生装
置において、上記ブロック毎にブロック番地信号の誤り
を検出する誤り検出手段と該誤り検出手段の誤り検出結
果、誤り無しと判定された上記ブロック番地信号を保持
する保持手段、上記誤り検出手段において、連続して誤
りが検出される場合、誤りが検出されたブロックの数を
計測する計測手段と、該計測手段の計測値と上記保持手
段に保持されているブロック番地信号を加算する加算手
段と、加算手段の加算結果に基づいて上記誤り検出手段
にて誤りと判定されたブロック番地信号を補間する補間
手段と、上記保持手段と加算手段の内容を比較して、上
記補間手段の補間結果を評価する補間ブロック評価手段
を備え上記補間ブロック評価手段にて上記補間手段の補
間結果に誤りのあるとき、上記補間されたブロック番地
信号に対応する上記データシンボルを誤りとする様に構
成したことを特徴とする回転ヘッド形ディジタル信号再
生装置。
【請求項４】記録トラックに複数のデータシンボルか
らなる複数のブロックを有し、複数ブロックを１単位と
して上記データシンボルに対して誤り検出の為の符号化
がなされた記録媒体を再生する再生装置において、上記
ブロック毎にブロック番地信号の誤りを検出する第１の
誤り検出手段と、該誤り検出手段の誤り検出の結果、誤
り無しと検出された上記ブロック番地信号を保持する保
持手段と、上記データシンボルの誤りを検出する第２の
誤り検出手段と該第２の誤り検出手段において、上記単
位ブロック内の上記データシンボルが誤り無しと判定さ
れ、かつ該単位ブロック内のブロック番地信号が上記第
１の誤り判定手段において誤りと判定されたときに、上
記保持手段の内容に基づいて誤った上記ブロック番地信
号を補間する補間手段を備え、上記単位ブロック内のブ
ロック番地信号が少なくとも１つは保持手段に保持され
ている場合に他のブロック番地信号を補間できる様に構
成したことを特徴とする回転ヘッド形ディジタル信号再
生装置。