JPS6119142B2 - - Google Patents
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- JPS6119142B2 JPS6119142B2 JP4727178A JP4727178A JPS6119142B2 JP S6119142 B2 JPS6119142 B2 JP S6119142B2 JP 4727178 A JP4727178 A JP 4727178A JP 4727178 A JP4727178 A JP 4727178A JP S6119142 B2 JPS6119142 B2 JP S6119142B2
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- thyristor
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- potential
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 11
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/725—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for AC voltages or currents
Landscapes
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
本発明は交流信号を瞬断なく通過させることの
できる双方向半導体スイツチに関する。
できる双方向半導体スイツチに関する。
従来、双方向半導体スイツチの一例として特公
昭52−50673号が提案されている。これは、カソ
ードゲート駆動サイリスタとアノードゲート駆動
サイリスタを並列接続したものを２組逆並列接続
するか、あるいは第１図に示すようにカソードゲ
ートとアノードゲートを備えた４端子サイリスタ
３を逆並列接続して双方向性スイツチ構成し、負
荷２が容量性ないし誘導性である場合信号源１よ
りの交流信号を瞬断なく通過させるためにＰゲー
ト駆動回路４またはＮゲート駆動回路５の少なく
とも一方より信号を通過させようとする間中ゲー
ト電流が供給されるものである。ところがこのゲ
ート電流は負荷、または電源を帰路として使用す
るため、実質的に負荷側で再現される信号にはゲ
ート電流分が重畳しておりこの電流をむやみに大
きくすることは信号の忠実性を損なうことにな
る。そこでこの電流を必要最小限とするようにＰ
ゲート駆動回路、Ｎゲート駆動回路の出力電流が
決定され、また４端子サイリスタもゲート感度の
高いものを使用する必要があつた。
昭52−50673号が提案されている。これは、カソ
ードゲート駆動サイリスタとアノードゲート駆動
サイリスタを並列接続したものを２組逆並列接続
するか、あるいは第１図に示すようにカソードゲ
ートとアノードゲートを備えた４端子サイリスタ
３を逆並列接続して双方向性スイツチ構成し、負
荷２が容量性ないし誘導性である場合信号源１よ
りの交流信号を瞬断なく通過させるためにＰゲー
ト駆動回路４またはＮゲート駆動回路５の少なく
とも一方より信号を通過させようとする間中ゲー
ト電流が供給されるものである。ところがこのゲ
ート電流は負荷、または電源を帰路として使用す
るため、実質的に負荷側で再現される信号にはゲ
ート電流分が重畳しておりこの電流をむやみに大
きくすることは信号の忠実性を損なうことにな
る。そこでこの電流を必要最小限とするようにＰ
ゲート駆動回路、Ｎゲート駆動回路の出力電流が
決定され、また４端子サイリスタもゲート感度の
高いものを使用する必要があつた。
一方、サイリスタは臨界上昇率又はdv／dt耐
と呼ばれる特有な性質を有している。これは急峻
な印加電圧に対するサイリスタの誤動作耐量であ
り一般的にゲート感度と相反する性質を持つ。す
なわちdv／dt耐量の向上はゲート感度を犠性に
して第２図に示した様にサイリスタ２０のゲート
２１とカソード２２の間に抵抗ＲGKを挿入するこ
とにより行なわれるのが一般的であり、その抵抗
値は1KΩ以上の値が多く用いられる。そのため
このときのdv／dt耐量は数10V／μＳとなつてい
た。しかるに第１図に示した双方向スイツチでは
小さな抵抗値をもつゲート・カソード間抵抗ＲGK
の挿入によるゲート電流増分が信号路に流入し信
号の忠実性を損なうことになり望ましくない。そ
こでdv／dt効果抑制のため、第３図に示すよう
な付加回路３０を設けゲート感度を悪化させない
程度の高抵抗ＲGKの値を過渡的に小さくする方法
が提案されている。しかし同図から明らかなよう
に付加回路３０は過渡電圧によりオンするトラン
ジスタ３１、過電流増巾手段３２、ダイオード等
を組合せて構成しているため回路が複雑になる欠
点があり特に集積回路化を考えた場合にチツプ面
積、歩留りの面で不利であつた。
と呼ばれる特有な性質を有している。これは急峻
な印加電圧に対するサイリスタの誤動作耐量であ
り一般的にゲート感度と相反する性質を持つ。す
なわちdv／dt耐量の向上はゲート感度を犠性に
して第２図に示した様にサイリスタ２０のゲート
２１とカソード２２の間に抵抗ＲGKを挿入するこ
とにより行なわれるのが一般的であり、その抵抗
値は1KΩ以上の値が多く用いられる。そのため
このときのdv／dt耐量は数10V／μＳとなつてい
た。しかるに第１図に示した双方向スイツチでは
小さな抵抗値をもつゲート・カソード間抵抗ＲGK
の挿入によるゲート電流増分が信号路に流入し信
号の忠実性を損なうことになり望ましくない。そ
こでdv／dt効果抑制のため、第３図に示すよう
な付加回路３０を設けゲート感度を悪化させない
程度の高抵抗ＲGKの値を過渡的に小さくする方法
が提案されている。しかし同図から明らかなよう
に付加回路３０は過渡電圧によりオンするトラン
ジスタ３１、過電流増巾手段３２、ダイオード等
を組合せて構成しているため回路が複雑になる欠
点があり特に集積回路化を考えた場合にチツプ面
積、歩留りの面で不利であつた。
本発明の目的はゲート電流の信号路への流入を
増加させることなく、dv／dt耐量の向上を図り
かつ瞬断を事実上おこすことなく交流信号を通過
させうる双方向半導体スイツチを提供することに
ある。
増加させることなく、dv／dt耐量の向上を図り
かつ瞬断を事実上おこすことなく交流信号を通過
させうる双方向半導体スイツチを提供することに
ある。
本発明の双方向半導体スイツチは、逆並列接続
され、第１の導電型に属する２個の等価的トラン
ジスタのベース端子を共通に接続したサイリスタ
と；これら逆並列サイリスタと並列に接続された
逆直列ダイオードと；該ダイオードの共通端子と
前記サイリスタの共通ベース端子の間に接続さ
れ、前記サイリスタの電位と入力電圧との電位差
が正のとき動作する第１の増幅手段と；該第１の
増幅手段に並列に接続され、前記サイリスタの電
位と入力電圧との電位差が負のとき動作する第２
の増幅手段と；前記サイリスタの第２の導電型に
属する２個の等価的トランジスタのそれぞれのベ
ースエミツタ接合に並列に接続された十分低い抵
抗値を有する等価的抵抗と；を備え、前記サイリ
スタの電位の正負により前記２つの増幅手段の一
方に入力を印加し、該入力を増巾してゲート電流
とすることを特徴とする。
され、第１の導電型に属する２個の等価的トラン
ジスタのベース端子を共通に接続したサイリスタ
と；これら逆並列サイリスタと並列に接続された
逆直列ダイオードと；該ダイオードの共通端子と
前記サイリスタの共通ベース端子の間に接続さ
れ、前記サイリスタの電位と入力電圧との電位差
が正のとき動作する第１の増幅手段と；該第１の
増幅手段に並列に接続され、前記サイリスタの電
位と入力電圧との電位差が負のとき動作する第２
の増幅手段と；前記サイリスタの第２の導電型に
属する２個の等価的トランジスタのそれぞれのベ
ースエミツタ接合に並列に接続された十分低い抵
抗値を有する等価的抵抗と；を備え、前記サイリ
スタの電位の正負により前記２つの増幅手段の一
方に入力を印加し、該入力を増巾してゲート電流
とすることを特徴とする。
次に本発明の実施例について図面を参照して詳
細に説明する。
細に説明する。
第４図は本発明の第１の実施例を示す回路図で
ある。サイリスタ４１，４３のそれぞれは第５図
に示すように第１の導電型に属するトランジスタ
４１１第２の導電型に属するトランジスタ４１２
を含む等価回路で表わせる。逆並列接続したサイ
リスタ、４１，４３のそれぞれ第１の導電型に属
する等価的トランジスタのベース端子（以下Ｎゲ
ートという）は共通に接続され、また、それぞれ
第２の導電型に属する２個の等価的トランジスタ
のベース・エミツタ接合には所望のdv／dt特性
を満足するに足る十分低い例えば500Ω以下の抵
抗値を持つ等価的抵抗４２，４４が並列に接続さ
れる。さらに前記逆並列に接続されたサイリスタ
に対して逆直列に接続されたダイオード４５，４
６が並列に接続される。このダイオード４５，４
６は後述する増巾手段への電流逆流防止用のもの
である。前記共通接続されたベース端子とダイオ
ード４５，４６の接続点には駆動回路４９，５０
からの電流を増巾し、かつ、相補的入力特性をも
ち、過渡電圧印加に強い一対の増巾手段４７，４
８が接続される。なお、駆動回路４９，５０はそ
れぞれ、前記４端子サイリスタ４１，４３が導通
時に負又は正の電圧を持つ場合、ゲート電流を供
給し導通状態を維持させるためのものである。
ある。サイリスタ４１，４３のそれぞれは第５図
に示すように第１の導電型に属するトランジスタ
４１１第２の導電型に属するトランジスタ４１２
を含む等価回路で表わせる。逆並列接続したサイ
リスタ、４１，４３のそれぞれ第１の導電型に属
する等価的トランジスタのベース端子（以下Ｎゲ
ートという）は共通に接続され、また、それぞれ
第２の導電型に属する２個の等価的トランジスタ
のベース・エミツタ接合には所望のdv／dt特性
を満足するに足る十分低い例えば500Ω以下の抵
抗値を持つ等価的抵抗４２，４４が並列に接続さ
れる。さらに前記逆並列に接続されたサイリスタ
に対して逆直列に接続されたダイオード４５，４
６が並列に接続される。このダイオード４５，４
６は後述する増巾手段への電流逆流防止用のもの
である。前記共通接続されたベース端子とダイオ
ード４５，４６の接続点には駆動回路４９，５０
からの電流を増巾し、かつ、相補的入力特性をも
ち、過渡電圧印加に強い一対の増巾手段４７，４
８が接続される。なお、駆動回路４９，５０はそ
れぞれ、前記４端子サイリスタ４１，４３が導通
時に負又は正の電圧を持つ場合、ゲート電流を供
給し導通状態を維持させるためのものである。
第６図は第４図に示した第１の実施例において
双方向スイツチの一方に交流信号源１を、他の一
方に容量性負荷２を接続し、導通状態にある時の
負荷電流波形と負荷電圧波形を示す。負荷２が容
量性であるため、負荷電流６０は負荷電圧６１よ
り進み位相となる。一点鎖線６２は４端子サイリ
スタの自己保持電流値を示しており、抵抗４２，
４４の値を低く選んでいるためかなり大きな値と
なつている。
双方向スイツチの一方に交流信号源１を、他の一
方に容量性負荷２を接続し、導通状態にある時の
負荷電流波形と負荷電圧波形を示す。負荷２が容
量性であるため、負荷電流６０は負荷電圧６１よ
り進み位相となる。一点鎖線６２は４端子サイリ
スタの自己保持電流値を示しており、抵抗４２，
４４の値を低く選んでいるためかなり大きな値と
なつている。
今、負荷電流が第６図t0で駆動回路に入力が印
加された場合のt0からt1の間の動作を考える。こ
のとき４端子サイリスタ４１は順方向阻止の状態
でそのアノード電位は正であるので駆動回路５０
によりゲート電流が加えられる。この入力電流
Ii1は増巾手段であるトランジスタ４８によつて
増巾され４端子サイリスタ４１のＮゲートから抵
抗４２の低抵抗値化によるゲート感度低下を補う
だけの電流を流出させ、ダイオード４５を通して
信号路に戻るとともに、該サイリスタ４１を導通
させる。１一旦サイリスタが導通すると、トラン
ジスタ４８の両端の電圧は低下し該トランジスタ
４８の動作は停止する。しかし、このとき該サイ
リスタ４１は自己保持状態にあり信号の通過には
全く支障がない。またこの期間信号源より負荷を
通らず流出してしまう電流はIi1のみであり抵抗
を小さくしたことによる信号の忠実性は劣化しな
い。
加された場合のt0からt1の間の動作を考える。こ
のとき４端子サイリスタ４１は順方向阻止の状態
でそのアノード電位は正であるので駆動回路５０
によりゲート電流が加えられる。この入力電流
Ii1は増巾手段であるトランジスタ４８によつて
増巾され４端子サイリスタ４１のＮゲートから抵
抗４２の低抵抗値化によるゲート感度低下を補う
だけの電流を流出させ、ダイオード４５を通して
信号路に戻るとともに、該サイリスタ４１を導通
させる。１一旦サイリスタが導通すると、トラン
ジスタ４８の両端の電圧は低下し該トランジスタ
４８の動作は停止する。しかし、このとき該サイ
リスタ４１は自己保持状態にあり信号の通過には
全く支障がない。またこの期間信号源より負荷を
通らず流出してしまう電流はIi1のみであり抵抗
を小さくしたことによる信号の忠実性は劣化しな
い。
次にt1からt2の間の動作を考える。このとき４
端子サイリスタ４１は保持電流値を割つているた
め非導通状態となり、もう一方のサイリスタ４３
はまだ逆バイアスの状態にあるのでこのままでは
瞬断を生じてしまう。しかし本発明によれば入力
電流Ii1はこの期間もサイリスタに加わる電位が
正であるので流れ続けることになりその結果信号
電流はＮゲートートランジスタ４８―ダイオード
４５の方向にながれ瞬断は生じない。
端子サイリスタ４１は保持電流値を割つているた
め非導通状態となり、もう一方のサイリスタ４３
はまだ逆バイアスの状態にあるのでこのままでは
瞬断を生じてしまう。しかし本発明によれば入力
電流Ii1はこの期間もサイリスタに加わる電位が
正であるので流れ続けることになりその結果信号
電流はＮゲートートランジスタ４８―ダイオード
４５の方向にながれ瞬断は生じない。
さらに、期間t2からt3では流れる電流の方向が
反転するが、かわつてサイリスタ４２のＮゲート
よりトランジスタ４８、ダイオード４５を通つて
信号電流が流れる。そしてこの信号電流がゲート
条件を満たす値に達するとサイリスタ４３は自己
保持状態となりトランジスタ４８は動作を停止す
る。
反転するが、かわつてサイリスタ４２のＮゲート
よりトランジスタ４８、ダイオード４５を通つて
信号電流が流れる。そしてこの信号電流がゲート
条件を満たす値に達するとサイリスタ４３は自己
保持状態となりトランジスタ４８は動作を停止す
る。
また、期間t3からt4ではサイリスタの電位が負
であるため駆動回路４９が動作し、入力電流Ii2
がトランジスタ４７に流入する。この電流はt4で
サイリスタ４３が非導通状態となつた時、信号電
流を該サイリスタ４３のＮゲート―トランジスタ
４７―ダイオード４６の方向に流し続けるために
必要であり、これによつて瞬断が防止される。
であるため駆動回路４９が動作し、入力電流Ii2
がトランジスタ４７に流入する。この電流はt4で
サイリスタ４３が非導通状態となつた時、信号電
流を該サイリスタ４３のＮゲート―トランジスタ
４７―ダイオード４６の方向に流し続けるために
必要であり、これによつて瞬断が防止される。
ここで、トランジスタ４７，４８の電流増巾率
をＫとするとサイリスタのＮゲートより流出する
電流Igは入力電流Iiに対しサイリスタを導通させ
ようとする瞬間は次式で示す値となる。
をＫとするとサイリスタのＮゲートより流出する
電流Igは入力電流Iiに対しサイリスタを導通させ
ようとする瞬間は次式で示す値となる。
Ig＝KIi
このため抵抗４２，４４を所望のdv／dt特性
を満足するような小さな値に定め次に使用するト
ランジスタの増巾率Ｋをゲート条件を満たすよう
に決定すれば実質的なゲート感度を低下させずま
た信号路に流入する電流を増加させ信号の忠実性
を劣化させることなしにdv／dt特性を改善でき
る。このとき抵抗は500Ω以下のものが使用で
き、そのときのdv／dt耐量として500V／μＳ以
上の値が得られる。さらに、サイリスタの電位に
よらずゲート電流が流れるため容量負荷に対して
も事実上瞬断をおこすことなく交流信号の通過が
可能である。
を満足するような小さな値に定め次に使用するト
ランジスタの増巾率Ｋをゲート条件を満たすよう
に決定すれば実質的なゲート感度を低下させずま
た信号路に流入する電流を増加させ信号の忠実性
を劣化させることなしにdv／dt特性を改善でき
る。このとき抵抗は500Ω以下のものが使用で
き、そのときのdv／dt耐量として500V／μＳ以
上の値が得られる。さらに、サイリスタの電位に
よらずゲート電流が流れるため容量負荷に対して
も事実上瞬断をおこすことなく交流信号の通過が
可能である。
このようにサイリスタの電位に応じて一対の増
幅手段の少なくとも一方に入力を印加することに
より瞬断なく交流信号を通すことが可能となる。
幅手段の少なくとも一方に入力を印加することに
より瞬断なく交流信号を通すことが可能となる。
以上の説明では容量性負荷を考えたが誘導性・
抵抗負荷においても何ら問題のないことは明白で
ある。
抵抗負荷においても何ら問題のないことは明白で
ある。
第７図は本発明の第２の実施例を示す回路図で
ある。図において参照数字４１ないし４７は第４
図と同じものを指す。一般に集積回路においては
PNPトランジスタは横形構造となり電流増幅率が
小さいので電流増巾率の大きなNPNトランジス
タと組み合わせることによつてトランジスタ７
０，７１による増巾手段を構成し、このような欠
点を解決したものである。
ある。図において参照数字４１ないし４７は第４
図と同じものを指す。一般に集積回路においては
PNPトランジスタは横形構造となり電流増幅率が
小さいので電流増巾率の大きなNPNトランジス
タと組み合わせることによつてトランジスタ７
０，７１による増巾手段を構成し、このような欠
点を解決したものである。
第８図は本発明の第３の実施例を示す回路図で
ある参照数字４１ないし４６は第４図と同じもの
をさす。本発明では増巾手段としてMOSFETを
使用し、同一の効果を得ている。
ある参照数字４１ないし４６は第４図と同じもの
をさす。本発明では増巾手段としてMOSFETを
使用し、同一の効果を得ている。
第９図は本発明の第４の実施例を示す回路図で
ある。ここでは４端子サイリスタ４１，４３のＰ
ゲートを用いてゲートトリガを行ない、アノー
ド・Ｎゲート間にdv／dt効果抑制用の抵抗４
２，４４を挿入したものでありこのようにしても
何ら変わらない。
ある。ここでは４端子サイリスタ４１，４３のＰ
ゲートを用いてゲートトリガを行ない、アノー
ド・Ｎゲート間にdv／dt効果抑制用の抵抗４
２，４４を挿入したものでありこのようにしても
何ら変わらない。
以上の説明では４端子サイリスタと外付け抵抗
による回路で行なつたが、エミツタシヨート構造
の三端子サイリスタで構成しても何らかわらな
い。また増巾手段として４端子サイリスタ等を使
用した場合には過渡電圧による回路全体の誤動作
を招くため本発明の目的の１つであるdv／dt特
性の改善が得られないこと明白である。
による回路で行なつたが、エミツタシヨート構造
の三端子サイリスタで構成しても何らかわらな
い。また増巾手段として４端子サイリスタ等を使
用した場合には過渡電圧による回路全体の誤動作
を招くため本発明の目的の１つであるdv／dt特
性の改善が得られないこと明白である。
本発明は以上説明したような構成をとることに
より、信号を通過させようとする間中増巾手段の
少なくとも一方に入力を印加しつづけることによ
りdv／dt特性の向上を図り、かつ信号路に流入
するゲート電流の増加とゲート感度の低下を押え
負荷インピーダンスの性質によらず事実上瞬断な
く交流信号を通過させうることができる。
より、信号を通過させようとする間中増巾手段の
少なくとも一方に入力を印加しつづけることによ
りdv／dt特性の向上を図り、かつ信号路に流入
するゲート電流の増加とゲート感度の低下を押え
負荷インピーダンスの性質によらず事実上瞬断な
く交流信号を通過させうることができる。
第１図は従来の半導体双方向スイツチの一例を
示す回路図、第２図、第３図は従来の臨界上昇率
改善例を示す回路図、第４図は本発明の第１の実
施例を示す回路図、第５図はサイリスタの等価回
路図、第６図は第４図に示した第１の実施例にお
ける電流電圧関係を示す波形図、第７図ないし第
９図はそれぞれ第２ないし第４の実施例を示す回
路図である。 １……信号源、２……負荷、４１，４３……４
端子サイリスタ、４２，４４……抵抗、４５，４
６……ダイオード、４７，４８……増巾手段とし
てのトランジスタ、４９，５０……駆動回路、４
１１……第１の等価的トランジスタ、４１２……
第２の等価的トランジスタ。
示す回路図、第２図、第３図は従来の臨界上昇率
改善例を示す回路図、第４図は本発明の第１の実
施例を示す回路図、第５図はサイリスタの等価回
路図、第６図は第４図に示した第１の実施例にお
ける電流電圧関係を示す波形図、第７図ないし第
９図はそれぞれ第２ないし第４の実施例を示す回
路図である。 １……信号源、２……負荷、４１，４３……４
端子サイリスタ、４２，４４……抵抗、４５，４
６……ダイオード、４７，４８……増巾手段とし
てのトランジスタ、４９，５０……駆動回路、４
１１……第１の等価的トランジスタ、４１２……
第２の等価的トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 逆並列接続され、第１の導電型に属する２個
の等価的トランジスタのベース端子を共通に接続
したサイリスタと； これら逆並列サイリスタと並列に接続された逆
直列ダイオードと； 該ダイオードの共通端子と前記サイリスタの共
通ベース端子の間に接続され、前記サイリスタの
電位と入力電圧との電位差が正のとき動作する第
１の増幅手段と； 該第１の増幅手段に並列に接続され、前記サイ
リスタの電位と入力電圧との電位差が負のとき動
作する第２の増幅手段と； 前記サイリスタの第２の導電型に属する２個の
等価的トランジスタのそれぞれのベースエミツタ
接合に並列に接続された十分低い抵抗値を有する
等価的抵抗と； を備え、前記サイリスタの電位の正負により前
記２つの増幅手段の一方に入力を印加し、該入力
を増巾してゲート電流とすることを特徴とする双
方向半導体スイツチ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4727178A JPS54139369A (en) | 1978-04-20 | 1978-04-20 | Two-way semiconductor switch |
| US06/031,131 US4302687A (en) | 1978-04-20 | 1979-04-18 | Semiconductor switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4727178A JPS54139369A (en) | 1978-04-20 | 1978-04-20 | Two-way semiconductor switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54139369A JPS54139369A (en) | 1979-10-29 |
| JPS6119142B2 true JPS6119142B2 (ja) | 1986-05-15 |
Family
ID=12770621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4727178A Granted JPS54139369A (en) | 1978-04-20 | 1978-04-20 | Two-way semiconductor switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54139369A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03134322A (ja) * | 1989-10-18 | 1991-06-07 | Kubota Corp | クラッチ操作装置 |
-
1978
- 1978-04-20 JP JP4727178A patent/JPS54139369A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03134322A (ja) * | 1989-10-18 | 1991-06-07 | Kubota Corp | クラッチ操作装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54139369A (en) | 1979-10-29 |
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