JPS6119143B2 - - Google Patents
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- JPS6119143B2 JPS6119143B2 JP8278278A JP8278278A JPS6119143B2 JP S6119143 B2 JPS6119143 B2 JP S6119143B2 JP 8278278 A JP8278278 A JP 8278278A JP 8278278 A JP8278278 A JP 8278278A JP S6119143 B2 JPS6119143 B2 JP S6119143B2
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- thyristor
- gate
- current
- terminal
- signal
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- 230000002457 bidirectional effect Effects 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000003321 amplification Effects 0.000 description 11
- 238000003199 nucleic acid amplification method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000035945 sensitivity Effects 0.000 description 8
- 230000001052 transient effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/725—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for AC voltages or currents
Landscapes
- Thyristor Switches And Gates (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は交流信号を瞬断なく通過させることの
できる双方向半導体スイツチに関する。
できる双方向半導体スイツチに関する。
従来、双方向半導体スイツチの一例として特公
昭52―50673号が提案されている。これは、カソ
ードゲート駆動サイリスタとアノードゲート駆動
サイリスタを並列接続したものを２組逆並列接続
するか、あるいは第１図に示すようにカソードゲ
ートとアノードゲートとを備えた４端子サイリス
タ３を逆並列接続して双方向スイツチを構成し、
負荷２が容量性ないし誘導性である場合信号源１
よりの交流信号を瞬断なく通過させるためにＰゲ
ート（カソードゲート）駆動回路４またはＮゲー
ト（アノードゲート）駆動回路５の少なくとも一
方より信号を通過させようとする間中ゲート電流
が供給されるものである。ところがこのゲート電
流は負荷、または電源を帰路として使用するため
実質的に負荷側で再現される信号にはゲート電流
分が重畳しておりこの電流をむやみに大きくする
ことは信号の忠実性を損なうことになる。そこで
この電流を必要最小限とするようにＰゲート駆動
回路、Ｎゲート駆動回路の出力電流が決定され、
また４端子サイリスタもゲート感度の高いものを
使用する必要があつた。
昭52―50673号が提案されている。これは、カソ
ードゲート駆動サイリスタとアノードゲート駆動
サイリスタを並列接続したものを２組逆並列接続
するか、あるいは第１図に示すようにカソードゲ
ートとアノードゲートとを備えた４端子サイリス
タ３を逆並列接続して双方向スイツチを構成し、
負荷２が容量性ないし誘導性である場合信号源１
よりの交流信号を瞬断なく通過させるためにＰゲ
ート（カソードゲート）駆動回路４またはＮゲー
ト（アノードゲート）駆動回路５の少なくとも一
方より信号を通過させようとする間中ゲート電流
が供給されるものである。ところがこのゲート電
流は負荷、または電源を帰路として使用するため
実質的に負荷側で再現される信号にはゲート電流
分が重畳しておりこの電流をむやみに大きくする
ことは信号の忠実性を損なうことになる。そこで
この電流を必要最小限とするようにＰゲート駆動
回路、Ｎゲート駆動回路の出力電流が決定され、
また４端子サイリスタもゲート感度の高いものを
使用する必要があつた。
一方、サイリスタは臨界電圧上昇率又はdv/dt
耐量と呼ばれる特有な性質を有している。これは
急峻な印加電圧に対するサイリスタの誤動作耐量
であり一般的にゲート感度と相反する性質を持
つ。すなわちdv/dt耐量の向上はゲート感度を犠
牲にして第２図に示した様にサイリスタ２０のゲ
ート（Ｇ）２１とカソード（Ｋ）２２の間に抵抗
（ゲート・カソード間抵抗）ＲGKを挿入すること
により行なわれるのが一般的であり、その抵抗値
は1KΩ以上の値が多く用いられる。そのためこ
のときのdv/dt耐量は数10V/μSとなつていた。
しかるに第１図に示した双方向スイツチでは小さ
な抵抗値をもつゲート・カソード間抵抗ＲGKの挿
入によるゲート電流増分が信号路に流入し信号の
忠実性を損なうことになり望ましくない。そこで
dv/dt耐量向上のため、第３図に示すよな付加回
路３０を設けてゲート感度を悪化させない程度に
ゲート・カソード間抵抗ＲGKの値を過渡的に小さ
くする方法が提案されている。しかし同図から明
らかなように付加回路３０は過渡電圧により動作
するトランジスタ３１、過渡電流増幅手段３２、
ダイオード等を組合せて構成しているため回路が
複雑になる欠点があり、特に集積回路化を考えた
場合にチツプ面積、歩留りの面で不利であつた。
耐量と呼ばれる特有な性質を有している。これは
急峻な印加電圧に対するサイリスタの誤動作耐量
であり一般的にゲート感度と相反する性質を持
つ。すなわちdv/dt耐量の向上はゲート感度を犠
牲にして第２図に示した様にサイリスタ２０のゲ
ート（Ｇ）２１とカソード（Ｋ）２２の間に抵抗
（ゲート・カソード間抵抗）ＲGKを挿入すること
により行なわれるのが一般的であり、その抵抗値
は1KΩ以上の値が多く用いられる。そのためこ
のときのdv/dt耐量は数10V/μSとなつていた。
しかるに第１図に示した双方向スイツチでは小さ
な抵抗値をもつゲート・カソード間抵抗ＲGKの挿
入によるゲート電流増分が信号路に流入し信号の
忠実性を損なうことになり望ましくない。そこで
dv/dt耐量向上のため、第３図に示すよな付加回
路３０を設けてゲート感度を悪化させない程度に
ゲート・カソード間抵抗ＲGKの値を過渡的に小さ
くする方法が提案されている。しかし同図から明
らかなように付加回路３０は過渡電圧により動作
するトランジスタ３１、過渡電流増幅手段３２、
ダイオード等を組合せて構成しているため回路が
複雑になる欠点があり、特に集積回路化を考えた
場合にチツプ面積、歩留りの面で不利であつた。
また、一般的にサイリスタを自己保持電流値を
上まわる保持電流で使用すると、サイリスタは正
抵抗領域で動作することになり、通過する交流信
号に対し損失を与えることになる。この損失を保
償するためには自己保持電流値以下での負性抵抗
領域ないし自己保持電流値付近での負性抵抗の影
響による低抵抗領域でサイリスタを動作させれば
よいが、ゲート・カソード間抵抗ＲGKが高抵抗の
場合前記負性抵抗値が大きくなり安定な電流増巾
作用が望めない。更に、従来のようにゲート・カ
ソード間抵抗ＲGKが高抵抗の場合、サイリスタの
自己保持電流値も小さいため低抵抗領域における
動作範囲が限定されている。しかし、ゲート・カ
ソード間抵抗ＲGKを小さく設定すればこの様な問
題点を解消でき、安定な負性抵抗領域が広範囲の
保持電流値に対して得られるが、反面前述の様に
ゲート感度低下による弊害を起すことになる。
上まわる保持電流で使用すると、サイリスタは正
抵抗領域で動作することになり、通過する交流信
号に対し損失を与えることになる。この損失を保
償するためには自己保持電流値以下での負性抵抗
領域ないし自己保持電流値付近での負性抵抗の影
響による低抵抗領域でサイリスタを動作させれば
よいが、ゲート・カソード間抵抗ＲGKが高抵抗の
場合前記負性抵抗値が大きくなり安定な電流増巾
作用が望めない。更に、従来のようにゲート・カ
ソード間抵抗ＲGKが高抵抗の場合、サイリスタの
自己保持電流値も小さいため低抵抗領域における
動作範囲が限定されている。しかし、ゲート・カ
ソード間抵抗ＲGKを小さく設定すればこの様な問
題点を解消でき、安定な負性抵抗領域が広範囲の
保持電流値に対して得られるが、反面前述の様に
ゲート感度低下による弊害を起すことになる。
本発明の目的はゲート電流の信号路への流入を
増加させることなく、dv/dt耐量の向上を図り所
望の低損失特性を得る上に瞬断を事実上おこすこ
となく交流信号を通過させうる双方向半導体スイ
ツチを提供することにある。
増加させることなく、dv/dt耐量の向上を図り所
望の低損失特性を得る上に瞬断を事実上おこすこ
となく交流信号を通過させうる双方向半導体スイ
ツチを提供することにある。
本発明の双方向半導体スイツチは、逆並列接続
され、第１の導電型に属する２個の等価的トラン
ジスタのベース端子を共通に接続した４端子サイ
リスタと；これらサイリスタの第２の導電型に属
する２個の等価的トランジスタのベース端子間に
並列に接続された逆直列ダイオードと；これらダ
イオードの共通端子と前記サイリスタの共通ベー
ス端子との間に接続され、前記サイリスタの電位
と入力電圧との電位差が正のとき動作する第１の
増幅手段と；該第１の増幅手段に並列に接続さ
れ、前記サイリスタの電位と入力電圧との電位差
が負のとき動作する第２の増幅手段と；前記サイ
リスタの第２の導電型に属する２個の等価的トラ
ンジスタのそれぞれのベースエミツタ接合に並列
に接続された十分低い抵抗値を有する抵抗と；を
備え、前記サイリスタの電位の正負により前記２
つの増幅手段の一方に入力を印加し、この入力を
増巾してゲート電流とすることを特徴とする。
され、第１の導電型に属する２個の等価的トラン
ジスタのベース端子を共通に接続した４端子サイ
リスタと；これらサイリスタの第２の導電型に属
する２個の等価的トランジスタのベース端子間に
並列に接続された逆直列ダイオードと；これらダ
イオードの共通端子と前記サイリスタの共通ベー
ス端子との間に接続され、前記サイリスタの電位
と入力電圧との電位差が正のとき動作する第１の
増幅手段と；該第１の増幅手段に並列に接続さ
れ、前記サイリスタの電位と入力電圧との電位差
が負のとき動作する第２の増幅手段と；前記サイ
リスタの第２の導電型に属する２個の等価的トラ
ンジスタのそれぞれのベースエミツタ接合に並列
に接続された十分低い抵抗値を有する抵抗と；を
備え、前記サイリスタの電位の正負により前記２
つの増幅手段の一方に入力を印加し、この入力を
増巾してゲート電流とすることを特徴とする。
次に本発明の実施例について図面を参照して詳
細に説明する。
細に説明する。
第４図は本発明の第１の実施例を示す回路図で
ある。４端子サイリスタ４１，４３のそれぞれは
第５図に示すように第１の導電型に属するトラン
ジスタ４１１、第２の導電型に属するトランジス
タ４１２を含む等価回路で表わせる。逆並列接続
した４端子サイリスタ４１，４３のそれぞれ第１
の導電型に属する等価的トランジスタのベース端
子（以下アノードゲートという）は共通に接続さ
れ、また、それぞれ第２の導電型に属する２個の
等価的トランジスタのベース・エミツタ接合には
所望のdv/dt耐量を満足するに足る十分低い例え
ば500Ω以下の抵抗値を持つ等価的抵抗４２，４
４が並列に接続される。さらに、逆直列に接続さ
れたダイオード４５，４６が前記逆並列に接続さ
れた４端子サイリスタ４１，４３のアノードゲー
ト間に並列に接続される。このダイオード４５，
４６は後述する増幅手段への電流逆流防止用のも
のである。前記共通接続されたアノードゲートと
ダイオード４５，４６の接続点との間には駆動回
路４９，５０からの電流を増巾し、かつ、相補的
入力特性をもち過渡電圧印加に強い一対の増幅手
段４７，４８が接続される。なお、駆動回路４
９，５０はそれぞれ、前記４端子サイリスタ４
１，４３が導通時に負又は正の電圧を持つ場合、
ゲート電流を供給し導通状態を維持させるための
ものである。
ある。４端子サイリスタ４１，４３のそれぞれは
第５図に示すように第１の導電型に属するトラン
ジスタ４１１、第２の導電型に属するトランジス
タ４１２を含む等価回路で表わせる。逆並列接続
した４端子サイリスタ４１，４３のそれぞれ第１
の導電型に属する等価的トランジスタのベース端
子（以下アノードゲートという）は共通に接続さ
れ、また、それぞれ第２の導電型に属する２個の
等価的トランジスタのベース・エミツタ接合には
所望のdv/dt耐量を満足するに足る十分低い例え
ば500Ω以下の抵抗値を持つ等価的抵抗４２，４
４が並列に接続される。さらに、逆直列に接続さ
れたダイオード４５，４６が前記逆並列に接続さ
れた４端子サイリスタ４１，４３のアノードゲー
ト間に並列に接続される。このダイオード４５，
４６は後述する増幅手段への電流逆流防止用のも
のである。前記共通接続されたアノードゲートと
ダイオード４５，４６の接続点との間には駆動回
路４９，５０からの電流を増巾し、かつ、相補的
入力特性をもち過渡電圧印加に強い一対の増幅手
段４７，４８が接続される。なお、駆動回路４
９，５０はそれぞれ、前記４端子サイリスタ４
１，４３が導通時に負又は正の電圧を持つ場合、
ゲート電流を供給し導通状態を維持させるための
ものである。
第６図は第４図に示した第１の実施例において
双方向スイツチの一方に交流信号源１を、他の一
方に容量性負荷２を接続し、導通状態にある時の
負荷電流波形と負荷電圧波形を示す。負荷２が容
量性であるため、負荷電流６０は負荷電圧６１よ
り進み位相となる。一点鎖線６２は４端サイリス
タの自己保持電流値を示しており、抵抗４２，４
４の値を低く選んでいるためかなり大きな値とな
つている。
双方向スイツチの一方に交流信号源１を、他の一
方に容量性負荷２を接続し、導通状態にある時の
負荷電流波形と負荷電圧波形を示す。負荷２が容
量性であるため、負荷電流６０は負荷電圧６１よ
り進み位相となる。一点鎖線６２は４端サイリス
タの自己保持電流値を示しており、抵抗４２，４
４の値を低く選んでいるためかなり大きな値とな
つている。
今、負荷電流が第６図t0で駆動回路に入力が印
加された場合のt0からt1の間の動作を考える。こ
のとき４端子サイリスタ４１は順方向阻止の状態
でそのアノード電位は正であるので駆動回路５０
によりゲート電流が加えられる。この入力電流Ｉ
i１は増幅手段であるトランジスタ４８によつて
増巾され４端子サイリスタ４１のアノードゲート
から抵抗４２の低抵抗値化によるゲート感度低下
を補うだけの電流を流出させ、ダイオード７５，
４端子サイリスタ４１のカソードゲートを通して
信号路に戻るとともに、該サイリスタ４１を導通
させる。一旦、４端子サイリスタ４１が導通する
と、トランジスタ４８の両端の電圧は低下し該ト
ランジスタ４８の動作は停止する。しかし、この
とき該サイリスタ４１は自己保持状態にあり信号
の通過には全く支障がない。またこの期間信号源
より負荷を通らず流出してしまう電流はＩi１の
みであり、この電流は４端子サイリスタ４１のア
ノードゲート及びカソードゲートに流れるゲート
電流の数分の１〜数10分の１であるため抵抗４２
を小さくしたことによる信号の忠実性は劣化しな
い。
加された場合のt0からt1の間の動作を考える。こ
のとき４端子サイリスタ４１は順方向阻止の状態
でそのアノード電位は正であるので駆動回路５０
によりゲート電流が加えられる。この入力電流Ｉ
i１は増幅手段であるトランジスタ４８によつて
増巾され４端子サイリスタ４１のアノードゲート
から抵抗４２の低抵抗値化によるゲート感度低下
を補うだけの電流を流出させ、ダイオード７５，
４端子サイリスタ４１のカソードゲートを通して
信号路に戻るとともに、該サイリスタ４１を導通
させる。一旦、４端子サイリスタ４１が導通する
と、トランジスタ４８の両端の電圧は低下し該ト
ランジスタ４８の動作は停止する。しかし、この
とき該サイリスタ４１は自己保持状態にあり信号
の通過には全く支障がない。またこの期間信号源
より負荷を通らず流出してしまう電流はＩi１の
みであり、この電流は４端子サイリスタ４１のア
ノードゲート及びカソードゲートに流れるゲート
電流の数分の１〜数10分の１であるため抵抗４２
を小さくしたことによる信号の忠実性は劣化しな
い。
次に、t1からt2の間の動作を考える。このとき
４端子サイリスタ４１は自己保持電流値を割つて
いるため非導通状態となり、もう一方の４端子サ
イリスタ４３はまだ逆バイアスの状態にあるので
このままでは瞬断を生じてしまう。しかし本発明
によれば入力電流Ｉi１は、この期間もサイリス
タに加わる電位が正であるので流れ続けることに
なり、その結果信号電流はアノードゲート―トラ
ンジスタ４８―ダイオード４５の方向に流れ瞬断
は生じない。
４端子サイリスタ４１は自己保持電流値を割つて
いるため非導通状態となり、もう一方の４端子サ
イリスタ４３はまだ逆バイアスの状態にあるので
このままでは瞬断を生じてしまう。しかし本発明
によれば入力電流Ｉi１は、この期間もサイリス
タに加わる電位が正であるので流れ続けることに
なり、その結果信号電流はアノードゲート―トラ
ンジスタ４８―ダイオード４５の方向に流れ瞬断
は生じない。
さらに、期間t2からt3では流れる電流の方向が
反転するが、かわつて４端子サイリスタ４３のア
ノードゲートよりトランジスタ４８、ダイオード
４５を通つて信号電流が流れる。そしてこの信号
電流がゲート条件を満たす値い達すると４端子サ
イリスタ４３は自己保持状態となりトランジスタ
４８は動作を停止する。
反転するが、かわつて４端子サイリスタ４３のア
ノードゲートよりトランジスタ４８、ダイオード
４５を通つて信号電流が流れる。そしてこの信号
電流がゲート条件を満たす値い達すると４端子サ
イリスタ４３は自己保持状態となりトランジスタ
４８は動作を停止する。
また、期間t3からt7ではサイリスタの電位が負
であるため駆動回路４９が動作し、入力電流Ｉi
２がトランジスタ４７に流入する。この電流はt4
で４端子サイリスタ４３が非導通状態となつた
時、信号電流を該サイリスタ４３のアノードゲー
ト―トランジスタ４７―ダイオード４６の方向に
流し続けるために必要であり、これによつて瞬断
が防止される。このようにサイリスタの電位に応
じて一対の増幅手段の少なくとも一方に入力を印
加することにより瞬断なく交流信号を通すことが
可能となる。
であるため駆動回路４９が動作し、入力電流Ｉi
２がトランジスタ４７に流入する。この電流はt4
で４端子サイリスタ４３が非導通状態となつた
時、信号電流を該サイリスタ４３のアノードゲー
ト―トランジスタ４７―ダイオード４６の方向に
流し続けるために必要であり、これによつて瞬断
が防止される。このようにサイリスタの電位に応
じて一対の増幅手段の少なくとも一方に入力を印
加することにより瞬断なく交流信号を通すことが
可能となる。
ここで、トランジスタ４７，４８の電流増巾率
をＫとすると４端子サイリスタ４１，４３のアノ
ードゲートより流出する電流Igは入力電流Iiに対
しサイリスタを導通させようとする瞬間は次式で
示す値となる。
をＫとすると４端子サイリスタ４１，４３のアノ
ードゲートより流出する電流Igは入力電流Iiに対
しサイリスタを導通させようとする瞬間は次式で
示す値となる。
Ig＝KIi
このため抵抗４２，４３を所望のdv/dt耐量を満
足するような小さな値に定め次に使用するトラン
ジスタの増巾率Ｋをゲート条件を満たすように決
定すれば実質的なゲート感度を低下させずまた信
号路に流入する電流を増加させ信号の忠実性を劣
化させることなしにdv/dt耐量を改善できる。こ
のとき抵抗は500Ω以下のものが使用でき、その
ときのdv/dt耐量として500V/μS以上の値が得ら
れる。さらに、サイリスタの電位によらずゲート
電流が流れるため容量負荷に対しても事実上瞬断
をおこすことなく交流信号の通過が可能である。
また、逆直列接続されたダイオードは、サイリス
タ４１のカソードゲートとサイリスタ４４のカソ
ードゲートとの間の接続され抵抗４２および４４
が介在していないために、サイリスタ４１または
４４のゲート電流はアノードゲート―トランジス
タ４７または４８―ダイオード４５または４６―
サイリスタ４１または４４のカソードゲートの回
路を通つて帰還される。このために小さい入力で
も駆動可能となる。
足するような小さな値に定め次に使用するトラン
ジスタの増巾率Ｋをゲート条件を満たすように決
定すれば実質的なゲート感度を低下させずまた信
号路に流入する電流を増加させ信号の忠実性を劣
化させることなしにdv/dt耐量を改善できる。こ
のとき抵抗は500Ω以下のものが使用でき、その
ときのdv/dt耐量として500V/μS以上の値が得ら
れる。さらに、サイリスタの電位によらずゲート
電流が流れるため容量負荷に対しても事実上瞬断
をおこすことなく交流信号の通過が可能である。
また、逆直列接続されたダイオードは、サイリス
タ４１のカソードゲートとサイリスタ４４のカソ
ードゲートとの間の接続され抵抗４２および４４
が介在していないために、サイリスタ４１または
４４のゲート電流はアノードゲート―トランジス
タ４７または４８―ダイオード４５または４６―
サイリスタ４１または４４のカソードゲートの回
路を通つて帰還される。このために小さい入力で
も駆動可能となる。
また、前述したゲート・カソード間抵抗に対す
る４端子サイリスタの自己保持電流値付近の保持
電流に微小交流信号を重畳して使用した場合、４
端子サイリスタは負性抵抗の影響を受け、自己保
持電流値以下では負性抵抗、自己保持電流値では
無損失、自己保持電流値直上ではゲート・カソー
ド間抵抗が高抵抗の場合に比し低損失で交流信号
を伝達することが可能になる。
る４端子サイリスタの自己保持電流値付近の保持
電流に微小交流信号を重畳して使用した場合、４
端子サイリスタは負性抵抗の影響を受け、自己保
持電流値以下では負性抵抗、自己保持電流値では
無損失、自己保持電流値直上ではゲート・カソー
ド間抵抗が高抵抗の場合に比し低損失で交流信号
を伝達することが可能になる。
以上の説明では容量性負荷を考えたが誘導性あ
るいは抵抗負荷においても何ら問題のないことは
明白である。
るいは抵抗負荷においても何ら問題のないことは
明白である。
第７図は本発明はの第２の実施例を示す回路図
である。図において参照数字４１ないし４７は第
４図と同じものを指す。一般に集積回路において
はPNPトランジスタは横形構造となり電流増巾率
が小さいので電流増巾率の大きなNPNトランジ
スタと組み合わせることによつてトランジスタ７
０，７１による増巾手段を構成し、このような欠
点を解決したものである。
である。図において参照数字４１ないし４７は第
４図と同じものを指す。一般に集積回路において
はPNPトランジスタは横形構造となり電流増巾率
が小さいので電流増巾率の大きなNPNトランジ
スタと組み合わせることによつてトランジスタ７
０，７１による増巾手段を構成し、このような欠
点を解決したものである。
第８図は本発明の第３の実施例を示す回路図で
ある参照数字４１ないし４６は第４図と同じもの
をさす。本発明はでは増巾手段として
MOSFET80，81を使用し、同一の効果を得てい
る。
ある参照数字４１ないし４６は第４図と同じもの
をさす。本発明はでは増巾手段として
MOSFET80，81を使用し、同一の効果を得てい
る。
第９図は本発明はの第４の実施例を示す回路図
である。ここでは４端子サイリスタ４１，４３の
カソードゲートを用いてゲートトリガを行ない、
アノード・アノードゲート間にdv/dt耐量向上用
の抵抗４２，４４を挿入したものでありこのよう
にしても何ら変わらない。
である。ここでは４端子サイリスタ４１，４３の
カソードゲートを用いてゲートトリガを行ない、
アノード・アノードゲート間にdv/dt耐量向上用
の抵抗４２，４４を挿入したものでありこのよう
にしても何ら変わらない。
以上の説明では４端子サイリスタと外付け抵抗
による回路で行なつたが、エミツタシヨート構造
の三端子サイリスタで構成しても何らかわらな
い。また増巾手段として４端子サイリスタ等を使
用した場合には過渡電圧による回路全体の誤動作
を招くため本発明はの目的の１つであるdv/dt耐
量の改善が得られないことは明白である。
による回路で行なつたが、エミツタシヨート構造
の三端子サイリスタで構成しても何らかわらな
い。また増巾手段として４端子サイリスタ等を使
用した場合には過渡電圧による回路全体の誤動作
を招くため本発明はの目的の１つであるdv/dt耐
量の改善が得られないことは明白である。
本発明は以上説明したような構成をとることに
より、信号を通過させようとする間中、増巾手段
の少なくとも一方を印加しつづけることにより、
dv/dt耐量の向上を図り、かつ信号路に流入する
ゲート電流の増加と実質的ゲート感度の低下を押
え、負荷インピーダンスの性質によらず事実上瞬
断なく交流信号を通過させうることができる。
より、信号を通過させようとする間中、増巾手段
の少なくとも一方を印加しつづけることにより、
dv/dt耐量の向上を図り、かつ信号路に流入する
ゲート電流の増加と実質的ゲート感度の低下を押
え、負荷インピーダンスの性質によらず事実上瞬
断なく交流信号を通過させうることができる。
第１図は従来の双方向半導体スイツチの一例を
示す回路図、第２図，第３図は従来の臨界電圧上
昇率改善例を示す回路図、第４図は本発明はの第
１の実施例を示す回路図、第５図は４端子サイリ
スタの等価回路図、第６図は第４図に示した第１
の実施例における電流電圧関係を示す波形図、第
７図ないし第９図はそれぞれ第２ないし第４の実
施例を示す回路図である。 １……信号源、２……負荷、４１，４３……４
端子サイリスタ、４２，４４……抵抗、４５，４
６……ダイオード、４７，４８……増巾手段とし
てのトランジスタ、４９，５０……駆動回路、４
１１……第１の等価的トランジスタ、４１２……
第２の等価的トランジスタ。
示す回路図、第２図，第３図は従来の臨界電圧上
昇率改善例を示す回路図、第４図は本発明はの第
１の実施例を示す回路図、第５図は４端子サイリ
スタの等価回路図、第６図は第４図に示した第１
の実施例における電流電圧関係を示す波形図、第
７図ないし第９図はそれぞれ第２ないし第４の実
施例を示す回路図である。 １……信号源、２……負荷、４１，４３……４
端子サイリスタ、４２，４４……抵抗、４５，４
６……ダイオード、４７，４８……増巾手段とし
てのトランジスタ、４９，５０……駆動回路、４
１１……第１の等価的トランジスタ、４１２……
第２の等価的トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 逆並列接続され、第１の導電型に属する２個
の等価的トランジスタのベース端子を共通に接続
した４端子サイリスタと； これらサイリスタの第２の導電型に属する２個
の等価的トランジスタのベース端子間に並列に接
続された逆直列ダイオードと； これらダイオードの共通端子と前記サイリスタ
の共通ベース端子との間に接続され、前記サイリ
スタの電位と入力電圧との電位差が正のとき動作
する第１の増幅手段と； 該第１の増幅手段に並列に接続され、前記サイ
リスタの電位と入力電圧との電位差が負のとき動
作する第２の増幅手段と； 前記サイリスタの第２の導電型に属する２個の
等価的トランジスタのそれぞれのベースエミツタ
接合に並列に接続された十分低い抵抗値を有する
抵抗と； を備え、前記サイリスタの電位の正負により前
記２つの増幅手段の一方に入力を印加し、この入
力を増巾してゲート電流とすることを特徴とする
双方向半導体スイツチ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278278A JPS5510239A (en) | 1978-07-06 | 1978-07-06 | Bilateral semiconductor switch |
| US06/031,131 US4302687A (en) | 1978-04-20 | 1979-04-18 | Semiconductor switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278278A JPS5510239A (en) | 1978-07-06 | 1978-07-06 | Bilateral semiconductor switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5510239A JPS5510239A (en) | 1980-01-24 |
| JPS6119143B2 true JPS6119143B2 (ja) | 1986-05-15 |
Family
ID=13783978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8278278A Granted JPS5510239A (en) | 1978-04-20 | 1978-07-06 | Bilateral semiconductor switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5510239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166133U (ja) * | 1988-04-27 | 1989-11-21 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3345761B2 (ja) * | 1993-06-16 | 2002-11-18 | 日本特殊陶業株式会社 | ヒーター付スパークプラグ及びその製造方法 |
-
1978
- 1978-07-06 JP JP8278278A patent/JPS5510239A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166133U (ja) * | 1988-04-27 | 1989-11-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5510239A (en) | 1980-01-24 |
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