JPS61193193A - 行別及び点別フレ−ム掃引により表示スクリ−ン上にビデオ像を表示する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は行別及び点別掃引によりスクリーン上に表示さ
れるビデオ映像用の表示装置に関係し、この装置はビデ
オ−ｒ−ム、テレテキスト・ネツトワーク等を含むデー
タ処理装置の映像表示に特に有用である。

〈従来の技術〉 本出願人により１９８３年４月２５日提出された仏国特
許出願第８３０６７４１号は、各フレームに表示される
映像データを記憶する複合メモリを含み、このメモ「ｌ
はスクリーンを制御するビデオ表示プロセッサとメモリ
と関連して映像を合成する中央処理装置へ接続されてお
り、表示される点に関連するデータのメモリからの取出
は掃引と同期した基準時間装置の制御下で実行される装
置を記述している。

この装置では、複合メモリはスクリーンの各行に表示さ
れる情報に関連するデータ語を記憶する制御メモリと、
１対以上の行間のスクリーンの特定域忙表示される明白
な情報忙関係するデータを記憶するゾーン・メモリとを
含む。表示されるデータはビデオ・データφプロセッサ
の一部である整合装置により記憶データからスクリーン
上に組立てられる。

このような装置では、複合メモリの寸法は相当減少し、
所要集積回路の数を減少できる。

〈発明が解決しようとする問題点〉 本発明の目的は、スクリーン上に映像を表示するため記
憶しなければならない情報量をさらに減少させる上記型
式の装置を提供することである。

く問題点を解決するための手段〉 本発明は従って行別及び点別フレーム掃引により表示ス
クリーン上にビデオ映倫の表示をする装置に関係し、こ
の装置は各フレームに表示される映倫データを記憶する
複合メモリを含み、この複合メモリはスクリーンを制御
するビデオ表示プロセッサと、前記メモリと関連して映
像を合成する中央処理装置とアドレス・プロセッサとに
接続され、表示される点に関係するデータのメモリから
の取出しはスクリーン掃引と同期した基準時間装置と、
メモリを用いる装置中の異なる装置間でアクセス時間を
割当てるメモリへのダイナミック・アクセスの制御装置
との制御下にあり、前記複合メモリは一方では表示され
る像を構成する行又は一群の行のデータ語を記憶する第
１制御メモリを含み、この各語はこの行に関するデータ
を含み、他方では認知可能な情報が表示される映像の区
域に排他的に関係する映像データの記憶用のゾーン・メ
モリを含み、表示時にこれら２種のメモリからのデータ
の取出しを整合するよう装置が設けら九フレームの表示
の間前記第１制御メモリはこのフレームの各行に関係す
るアドレス値を含み、前記複合メモリは第１の制御メモ
リに含まれるアドレス値によりアドレス可能な第２の制
御メモリを含み、各々のアドレスで第１制御メモリの各
アドレスの値に対応する行の内容を特徴づける少なくと
も１個の表示アトリ♂ニート・データ語ヲ含ムことを特
徴とする。

〈実施例〉 本発明は以下の説明により詳細に記述されている。

第１図は本発明を用いた図化装置の非常に簡単な概略図
を示す。この装置は以下のような複数個の装置を含む。

一中央処理装置１、ＣＰＵ　、これはＣＰＨのメモリに
記憶したプログラムにより装置の全ての動作を制御する
。

〜ビデオ表示プロセッサ２）ＶＤＰ、これはバス３と制
御線４によりＣＰＵと通信し、バス３上のアドレス及び
データ情報循環は本出願人により１９８３年２月２５日
提出の仏国特許出願第８３０３１４２号に記載の方法に
従って時分割多重化されている。

一ダイナミックφランダム・アクセス・メモリ５、ＤＲ
ＡＭ、これは時分割的にバス６により装置の他の装置と
通信し１、このバスはインター７エース７を介してＣＰ
υＩＶｃ接続される。

−従来のテレビ又は従来のモニタである表示装置８で、
この装置は例えば陰極線管により本発明に従って装置で
処理された可視情報を表示するようＫされている。

一外部装置９、又はディト／（ｄｉｄｏｎ　）これによ
り本発明の装置は例えば無線テレビ−チャネル、電話線
、等により例えば装置に接続されたテレテキスト送信源
である外部情報源と通信する。

ビデオ表示プロセッサはアドレス・プロセッサ１０と、
例えば映像の形の変化を得るため装置８のスクリーンの
点を操作する点プロセッサ１１と、表示プロセッサ１２
とを含み、これらの装置は互いにデータのみが循環する
時分割バス６とバス１３を介して通信する。

バス６．１３はＤＲＡＭ　５へ向けられたデータとアド
レスを多重化するインターフェース１４を介してＤＲＡ
Ｍメモリ５へ接続される。

ＤＲＡＭメモリ５へのダイナミック・アクセスの制御装
置１５も設けられている。この装置は本出願人により１
９８３年２月２５日出願の仏国特許出願第８３０３１４
３号と仏間特許第２４０６２５０号に詳細に記述されて
おり、この装置は以後ＤＭＡ回路１５と呼ぶ。加えて、
表示プロセッサと関連し、ＤＭＡ　１５　、テレビ・モ
ニタ８、表示プロセッサ自体と通信する基準時間回路Ｂ
Ｔが設けられている。

ハスヲ通して送信されるアドレスは、一方テハＣＰＵ　
１がこのメモリと直接通信する時にＤＲＡＭメモリ５の
アドレスとして用いられ、これにより連続するデータ・
フィールドを用いてメモリに読取書込可能であり、他方
では連続するデータ・フィールドに含まれるデータを処
理するためＶＤＰ　２を特定の形態にする命令フィール
ドとて用いられるように、線路４に送信される信号自体
の制御下で情報を運ぶ単一の多重化バス３にょすＣＰＵ
　ｉがＶＤＰ　２と通信することは既に上記しである。

特に、前記仏国特許出願第８３０３１４２号では、バス
３を通過する情報の各々は２個の情報フィールドを有し
、信号ＡＬ（アドレス・ラッチ）により付勢される第１
のものは、ＤＲＡＭ　５の直接アクセス用のアドレス又
はＶＤＰ　２により解釈される命令のどちらかを運ぶ。

信号ＥＮ“（イネーブル）釦より付勢される第２のフィ
ールドは２方向の内の一方にバスを横切るデータを含み
、その方向は信号Ｒ／Ｗ　（読取／書込）により決定さ
れる。第１フイールド（メモリへのアドレス又は解釈さ
れた命令）により、データはメモリへ送られるか又はメ
モリから来るか、又はＶＤＰ　２により使用されてこれ
を２つの処理状態（第３図）の内の一方とする。

本明細書で記述するＤＲＡＭ　、　５はベース・アドレ
スから始まってアドレスされる複数個のゾーンを有する
複合メモリである。このメモリは少なくとも１つの頁メ
モリ５ａ、行と列の制御用メモリ５１）、５（！（この
点に関して、本出願人の名優で本願と同一日に提出され
た特許「行別及び点別掃引によりスクリーン上にビデオ
映像を与える表示装置」を参照されたい）、少なくとも
１つのゾーン・メモリ５ｄ、少なくとも１つの形メモリ
５ｅｓ印字文字メモＩＪ５ｆ、互いの各種処理速度、特
忙中央処理装置１と外部チャネル９の速度を適合させる
バッファーメモリ５ｇ（この点に関してはヨーロッパ特
許公開第０−００５４４９０号を参照）、オプションと
してＣＰＵ　１のアセンブリ言語でプログラムされたメ
モＩＪ　５　ｈ等から構成されている。

これらのメモリ・ゾーンの全てはＶＤＰ　２の内部装量
とＣＰＵ　ｌによりアクセス可能であり、これらのアク
セスはＣＰＵ　［自体又はメモリへのダイナミック・ア
クセス用素子１５（これに関しては仏国特許出願第８３
０６７４１号参照）により制御される。以下の説明をよ
り容易に理解するためには、ここでＤＭＡ回路１５の動
作を簡単に概観しておくことが有用である。

この回路は装置のユーザ、すなわちＣＰＵ　［とＶＤＰ
　２の各装置の優先度に応じてＤＲＡＭ　５へのアクセ
ス時間を分配する。ＤＭＡ回路１５は単一サイクル（単
サイクル）又は一連の連続サイクル（多重サイクル）の
どちらかでこれらのユーザの各々によりメモリへのアク
セスを要求される。後者の場合、ＤＭＡ　１５は単一の
行アクセス信号（ＲＡＳ　）のみを用いつつ列アクセス
信号（ＣＡＳ　）によりメモリへの特定数のアクセスを
制御可能である。これは例えば本装置がスクリーン上に
全頁の表示の用意をしている時、かつ連続であるが非常
に大量のメモリ付蓋をアクセスする必要のある時、これ
に関してはその行の全てのアクセスの間行アドレスを同
一に保持しつつ列アドレスを各回毎忙一単位だけ増加さ
せることのみが必要であるという点から非常に有用であ
る。メモリ５の全てのアクセス処理はＤＭＡ回路１５に
より、決定されることに注意すべきである。

ここで第２ａ図及び第２ｂ図忙示される概略をより詳細
に調べることにする。

インターフェース７はＣＰＵ　１を間接アクセスの時Ｖ
ＤＰ　’ｌへ、又は直接アクセスの時はＤＲＡＭ　５へ
選択的に接続する。これは各アドレス・フィールドを解
釈可能である。

インターフェース７はバス３に接続されたデコーダ１６
を含み、１６本の出力を含み、最小位２ビツトに対応す
るその内の４本はインターフェースの４個のレジスタを
付勢するためた用いられる。

これらのレジスタは以下の通りである。

−ＫＮＣ！ＭＡにより付勢されるアげレス転送レジスタ
１７゜ 一信号Ｅ！ＮＣＰＵＤにより付勢されるデータ転送レジ
スタ１８、 −ＫＮＩＴにより付勢されるステータスレジスタ１９　
（５ＴＡＴＵＳ　）、 −ＥＮＣＴにより付勢される制御レジスタ２０゜これら
４個のレジスタはその対応する制御入力へ印加される信
号Ｒ／Ｗ　（書込に対してＲ／Ｗ＝Ｏ）により読取書込
が制御される。

アドレス・フィールドの下８ビット（第６図）により数
が２５６−４−２５２である解釈アドレスから生じる他
の命令は、インターフェース７の一部であり、かつデコ
ーダ１６のある出力とアドレス・プロセッサ１０との間
、又このプロセッサの一部である読取専用メモリＣＲＯ
Ｍ　２２のアげレス入力へ接続されているレジスタＦＧ
によりフォアグラウンド・サイクルを実行するようにさ
れている。

バックブラウンｒのレジスタと呼ばれるインターフェー
スＴのレジスタ２３は、アドレス−フィールドにより指
定された時に命令ＢＧをロードされ、その解釈はいくつ
かのバックグラウシドＢＧサイクルを必要とする。イン
ター７エース７の動作の詳細な説明と命令ＦＧとＢ（）
の解釈は本出願人により本願と同一日に提出された［行
別及び点別♂デオ・フレーム掃引によるスクリーン上へ
可視情報を表示する方法と装置」という名称のフランス
特許にある。

メモリＣＲＯＭ　２２の他にアドレス・プロセッサは、
時分割バス６に接続された転送レジスタ２６ヲ介シて１
６ビツトでローｒされ読取られるＮＥＴＡＭ及びＰＲＡ
Ｍと呼ばれる２個のレジスタ・スタック２４．２５を含
む。各スタックは算術及び論理装置ＡＩ、Ｕ　２７に接
続され、このＡＬＵ自体は転送レジスタ２６によりバス
６へ、そして２本の１６ビツト・バス２８．２９ＮとＰ
へ直接接続されている。アドレス・プロセッサは主にメ
モリ５をアクセスするためＶＤＰにより発生されるアド
レスの全てを与え計算するために用いられる。

レジスタ２１７Ｇ又はレジスタ２３ＢＧのどちらか忙含
まれる命令の一部によりアドレスされた時、メモリ２２
は記憶されたマイクロ命令を選択し、スタック２４．２
５の１個以上のレジスタ、ＡＬＵ　２７での算術又は論
理演算、及びレジスタ２６による転送を付勢する。ＡＬ
Ｕ　２７の演算は、残り（ＣＩ−〇、１、又は２）及び
バスＰ又はＮ２８．２９上の又はこの２本のバス間の加
算又は減算を選択出来る５ビツトのマイクロ命令により
制御される。

制御メモリＣＲＯＭ　２２は各バス及びレジスタ間のデ
ータとアドレスの転送用にＶＤＰ　２の他の装置を制御
するための信号も与える。ＣＲＯＭ　２２にアドレスさ
れたマイクロ命令はメモリ・アクセスの相対優先順位を
設定するため線路３０上のＤＭＡ１５により時分割でそ
の度に付勢される。本明細書の場合、以下の順序で６つ
の優先順位が設定されでいる。

１、　　ＣＰＵ　−ＦＧ ２）外部路（ディトン９） ３、　表示制御 ４、表示（表示プロセッサ１６） ５、　メモリ５リロード ６、　　ＣＰＵ　　ＢＧ 以上から、フォアグラウンド・サイクル　ＦＧはＣＰＵ
　ｌによりメモリへの直接アクセス又はＶＤＰ２の内部
レジスタへのアクセスに用いられ、これは一時にメモリ
と単一の１６ピツト語の交換に用いられる。

パックグラウンド・サイクルＢＧはより低い優先度、す
なわちｖｎｐ　２が他のユーザ用に実行する他のサイク
ルを有していない時忙実行される。

ＢＧプサイルはＣＰＨによりサイクルＦＧで又はＶＤＰ
　２のどちらか釦より開始される。サイクル又は一群の
サイクルを開始したのがＣＰＵである場合、例えばメモ
リ５中に一部の語の偏位があり、サイクルＦＧの後再び
ＣＰＨに介入することなくこの演算が実行されるため、
ＣＰＵはＢＧプサイルの実行の間ＦＧを処理し続けるこ
とが可能であり、この全ては設定した優先度でＤＭＡ　
１５により制御される（この場合割込があり、次いでＢ
Ｇプサイルの実行再開がある）。

この配列の相当な利点は、メモリの各ユーザがそれ自身
の速度で、他のユーザに干渉されることなく作業通信が
可能である点であり、ＤＭが全ての場合に適当な優先度
で実行している。

ＤＲＡＭ　５のインターフェース１４はメモリＣＲＯＭ
２２のマイクロ命令により与えられる信号と回路ＤＭＡ
　１５からの信号ＲＡＳとＣＡＢにより制御された２個
の転送レジスタ３１．３２を含み、ＤＲＡＭへの又はそ
れからのバス６のデータとアドレス・フィールドを転送
する。データは又バス６を介して転送されるアｒレスヘ
バス１３からメモリへ、アドレス・プロセッサ１０から
レジスタ３２へも直接転送される。

点プロセッサ１１は１６語１６ビツトＲＡＭメモＩＪ３
４を含み、その行はアドレスＹＯからＹＮによりアドレ
ス可能である。しかしながら、点プロセッサは画素の真
正の処理を可能とするためさらにより複雑な構造を有す
ることも可能であることが認められる。このような場合
、本出願人の名優で本願と同日に出願された「行別及び
点別フレーム掃引によるビデオ表示装置の点プロセッサ
」という題の特許出願に記載のプロセッサも使用可能で
ある。

点プロセラ、す１１は又信号ＣＡ８により内容をダウン
・カウントするＢＧレジスタ２３から前ロード可能なア
ドレス・レジスタ３５を含む。このレジスタは又線路３
１により転送レジスタ３６を制御して必要に応じてＲＡ
Ｍ　３４のアドレスの内容をバス１３に転送する。

表示プロセッサ（その詳細な説明は以下に述べる）はモ
ニタ８を制御するために用いられる強度レベルに５ピッ
ト時間信号（チャネルＲＶＢ　）を変換する３個のディ
ジタル／アナログ変換器の組３８を含む。本明細書で記
述する実施例では３２０色レベルが得られる。

変換器３８は「カラー〇パレット」と呼ばれるメモリ３
９の読取出力に接続され、その内容はＣＰＵプログラム
の関数としてＣＰＵ　１により動的に修正される。この
点に関して、メモリ３９は時分割パス６へ接続されたデ
ータ及びアドレス・レジスタ４０．４１からローＰされ
る。

ＲＡＭメモリ３９はシフトレジスタの群４２によりアド
レスされ、レジスタの出力はこのメモリに接続され、そ
の人力クロックＣＫＤ　（シフト速度）は基準時間ＢＴ
に接続される。通常、シフト周波数は点をスクリーンに
表示する周波数に等しい。

シフトレジスタ４２は２つの方法、すなわち「プレーン
・レジスタ」と呼ばれるレジスタ群４３と、ア）　ＩＪ
ビュート記憶用装置４５の一部を形成する「基準色レジ
スタ」と呼ばれるレジスタ４４によりローｒ可能である
。プレーン・レジスタ４３は点プロセッサ１１から、又
はバス１３によすＤＲＡＭメモリ５から構成される装置
４５はバス６１Ｃより例えばメモリ５から又はＣＰＵ　
１からロードされる。

表示プロセッサの動作原理は、表示すべき各行の合成デ
ータが記憶されている制御メモリによる像表示に関する
ＰＲ８３０６７４１号に記述されている。

頁メモ１７　Ｋ各３！のＲＶＢの画像点の異なるデータ
を表示の前に記憶しなければならない場合に必要なもの
と比較して、相轟量のメモリ容量を節約する表示方法を
簡単に以下に概観する。

第４図はメモリ・プレーンの利用を図示する図である。

これは画像点が頁メモリに記憶される方法の図解を可能
とする抽象概念図である。

各面はこのスクリーンの完全な可視ゾーンを表わし、１
つがスクリーンの各画像点のメモリ・セルより構成され
る。セルはＤＲＡＭ　５の一部で、アドレスが既知であ
るならメモリ回路中で任意の方法で物理的に分布されて
いる。

点の色はメモリ・プレーン中で同一の座標を有するセル
Ｃ１からＣＭの「重ね合せ」により表現可能である。

メモリ・プレーンの同一座標のセル内容が取出された場
合、パレット・メモリ３９のアドレスとして作用する２
進カラー−コードが得られ、そのアドレスはディジタル
／アナログ変換器３８に印加される５ピット群に分配さ
れる１５ビツト語（本明細書で考慮している例）に対応
している。

使用プレーン数は表示中変化できる。例えば、像が２色
のみから構成されていたとすると、この場合第１の色に
「１」ビットを他の色に「０」ビットを割当てた単一メ
モリ・プレーンで十分である。本装置は従って一組の色
から各点を定義でき、色数は２のｎ乗で、ｎはメモリ・
プレーンの数である。実施例ではｎ＝１１６であり、従
って２の６乗−６４の異なる色がスクリーンの各点に表
示可能である。

このように定めたメモリ・プレーンは映像パックグラウ
ンドの色を定めるバックブラウンＰ・プレーンと関係し
ている。

この色は自動的に可視域に現われる。それはレジスタ４
４中の表示すべき全フレームによりコード化され、レジ
スタ４４の内容は、異なるパックグラウンド情報を表示
しようとする時にプレーン・レジスタ４３の内容をロー
ドするのでない限りシフトレジスタ４２中の点クロック
の速度で進行する。実施例は１６ビツト装置であるため
、カラー情報のメモリからの取出は一時に１６画像点の
１６ビツトで実行されることに注意されたい。又、パレ
ット・メモリの内容は動作中変更可能であり、従ってメ
モリ忙印加される各アドレス・コーＶは実際に表示され
ている同じ色には必ずしも対応しないことにも注意され
たい。

第５図は表示用に実行され、る各種操作を記したビデオ
・フレームの概念図である。フレーム及ヒ行同期信号か
ら全ての所要時間信号を処理するのは基準時間回路ＢＴ
である。

フレームは３つの同心ゾーンから構成される、すなわち
、中央の可視ゾーン、マージン・ゾーン、外部補償・ｔ
−ンで、これらは全ての既知型式のモニタや表示装置の
画像定義に適合している。

マージン・ゾーンの色は、マージン・ゾーンに対応する
各行の表示期間の間のみ付勢されるマージン・レジスタ
４６（第２ｂ図）で各フレーム毎に定義される。

ＤＲＡＭメモリ５から表示すべき情報を取出すためには
、装置はアドレス−プロセッサ１０のスタック２４．２
５の一部を形成する各種ポインタを用いる。

第６図は全ての装置表示モーＶを実行する基準時間回路
ＢＴにより発生される信号のタイミング線図である。

第１の表゛示モードは「フル頁」と呼ばれ、ＤＲＡＭメ
モリ５中に表示するフレームに関する全ての表示情報を
記憶し、一枚以上のカラー・プレーンの点データを対応
するアドレスから連続的に読出すことから構成される。

このモーｒでは、表示文字はフレーム表示量に変化しな
い。

表示前に、アトリビュート・データは対応するＣＰＵサ
イクルたよりアトリビュート記憶装置に記憶されるため
、この装置はマージン・カラーのコード、パレット・メ
モリ３９をアドレスするベース・アドレス、表示用カラ
ー・プレーンの枚数、可・視ゾーンのパックグラウンド
・カラー・コードを含む。

フレーム同期パレスが現われると、頁が記憶されている
メモリ＃ゾーンのベース・アドレスＢＡＺＡがスタック
２４のポインタＰＺＡ　（第７図）へ転送される。スク
リーンのアクティブ・ゾーンの間、基準時間回路ＢＴに
より形成されＤＭＡ回路１５により処理された各アクセ
ス要求ＲＫＱＶ工ＳＵ（詳細はＦＲ８３０３１４３号参
照）は現在のアｒレスＰＺＡから装置４５にプログラム
されたプレーン数に対応する語数を取出す。実施例の１
６ビツト瞭フオーマツトでは、各アクセス要求ＲＩＣＱ
Ｖ工８１）はスクリーンの１６点群に対応する。例えば
、今の場合、選択されたプレーン数は４であるため、各
アクセス要求はメモリから１６ビツトの４語を取出す。

スクリーンの各点は従って４ビツトにより定義され、こ
れはレジスタ４２．４３により１６色の中から１色を選
択するため点クロックの速度でパレット・メモリ３９へ
のアクセスとして印加される。アドレス・プロセッサ１
０はメモリから各語の取出時にポインタＰＺＡを増加さ
せる。

各画像点は選択したメモリープレーン数に等しいビット
数で記述されるため、この表示モードは大量のメモリを
使用する（６メモリ・プレーンでは、６０にバイトを必
要とする）。

通常、表示すべき頁には、多数の点が共通の特性を有し
ている。例えば、画像の大きなゾーンは一様な色で、認
知可能な情報が現われる他のゾーンの枠としての役割を
果たす。

従って、ＤＲＡＭメモリの一部を制御メモリとしテ用い
、この制御メモリをゾーン・メモリを形成する他の部分
と関係づけること忙よりフレームの表示忙必要なメモリ
を相当減少させることがしばしば可能である。それ故ゾ
ーン・メモリは前述したように映像ゾーンのみの点に関
する情報を頁メモリの方法でロードされ、ゾーンの他の
部分の全ては一行以上の全ての画像点に関する情報を含
む語の形式で記憶されている（７１８３０６７４１号参
照）。

本発明によると、ＤＲＡＭメモリ５の一部は、各７レ一
ム行の語を記憶する第１部分と画像の列部分に関するデ
ータを記憶する第２部分とを含む制御メモリとして構成
される。この制御メモリは又認知可能な情報のゾーン・
メモリとも関係する。

第８図は「ゾーン・アトリビュートによるグラフィック
・モード」と呼ばれるこの表示モードを図示する線図で
ある。

この表示モードでは、行制御メモＩＪ　ＭＧＬ　、列制
御メモリＭＧＣ、ゾーン・メモリＭＺが用いられる。

この後者のメモリには、一枚以上のカラー−プレーンと
共に画像の認知可能な情報が記憶される。

行制御メモ１３　ＭＧＬはその機能として列制御メモＩ
Ｊ　ＭＧＣの一部の組立てを有し、列制御メモリはゾー
ン・メモＩＪ　Ｍ　Ｚを構成する部分頁メモリを組立て
る。第２ａ図とｇ２ｂ図の回路はこれらのメモリの内容
から、フレームがスクリーンＩ／ｃ３１ｔワれる時に考
えているフレームを再構成する。

列制御メモ１３　ＭＧＣに含まれるデータは、記憶装置
４５ヘロードされるアトリビュートと、必要なら画像中
の対応位置に配置されるゾーンを指定するゾーン・アド
レスＦＺＡを含む。アトリビュート［相］データはノｆ
レット・メモリのベース・アドレス、カラー・パレット
の数、ゾーンを表示するため忙実行されるアクセス数ヲ
含ム。

行制御メモＩＪ　ＭＧＬは行同期信号の間各行を連続的
に続出す。このメモリは例えば各１６ビツトの２５０語
を含む。

メモリＭＧＣでのアトリビュート・データ内に記憶され
たアクセス数は装置４５の一部を形成するアクセス・カ
ウンタヘロードされる。第９図及び第１０図は１戸−ン
ーアトリビュートによるグラフィック表示モー−のスク
リーン上の画像の表示例を図示する。この例は各々以下
のものを表わすスクリーンの８０行を有する。

一行１から４、一様な色Ｃ１の区域 −行５から２０、一様なバックグラウンド・カラー（区
域２と４）と２色で記されたテキスト（区域３）の３つ
の区域２から４ 一行２０から２５、一様な色Ｃ１の区域５−行２５から
８０、一様色の区域６．８色で定めたりんごを表わす区
域７、一様色の区域８．６４色で定めたいちごを表わす
区域９、他の一様色の区域１０ 行８０から始めて、画像は一様なバックブラウンＰ・カ
ラーを有する区域を有するものとする。

画像マージンは第９図には図示していない。

第１０図では、区域３．７．９のみが各画像点の特定の
色情報を有するシステム・メモリに定められている。区
域３は単一のカラー・ブレーン上に、区域７は３ｆレー
ン（３ビツト・コード−８色）、区域９は６７″レーン
上に定められている。

行制御メそＩＪ　ＭＧＬは各行に対して列制御メモリＭ
ＧＣのアドレスを指すアドレスを含む。

このメモリのアドレスの各々は問題の画像域のアトリビ
ュートを記憶している。表示すべき次の行か同じ内容を
有している場合、この行に対応する行制御メモリの位置
の値は前の行と同様であり、従って同じアトリビュート
が利用される。このように、最初の４行に対応する第９
図のスクリーンの区域１はＰＧＴＣＩにより指されたア
ドレス値により表示される。区域１は単一色により構成
されているため、ア）　ＩＪビュート語のみが利用され
、ゾーン・メモリのゾーンのベース・アドレスに対応す
べき値ＰＺＡ１は利用されない。

アトリビュートＡＴＴＲ１は１６ビツトでパレット・メ
モリ３９のベース・カラーＣＩ、カラー・プレーンの数
（ここでは０に等しい）、アクセス数（ここでは行当り
５１２画像点に対して６２）を定義する。

パックグラウンド行を表示するためには、ポインタ値（
ＰＣ）ＴＣｌ）、アトリビュートＡＴＴＲ１，３語の１
６ビツトであるゾーン・アドレスのみを必要とする。ゾ
ーン・ベース・アドレス＠（ＰＺＡｌ）の使用は以下で
説明する。スクリーンの最初の４行では従って全体で１
６ビツトの６語を必要、とし、一方フル頁表示モードで
は３２アクセス×６グレ一ン×４行−７６８語が必要と
なる。

スクリーンの第５行の開始時に、値ＰＧＴＣ２は、ア）
　ＩＪビュー）　ＡＴＴＲ２が区域２の特性を定める列
制御メモリＭＧＣの第２行を指す。このアトリビュート
はベース・カラー情報（ＣＩ）、プレーン数（０）、ア
クセス数（５）、関係するアドレスＰＺＡ２　（利用せ
ず）を含む。５回のアクセス（８０画像点）後、ポイン
タＰＧＴＣはＡＴＴＲ３とＰＺＡ３　ｔ−取出し、これ
らは区域３に対するベース・カラー（ｃ２）、メモリ・
プレーン数（１）、アクセス数（２２）、表示すべき画
像データを記憶しであるゾーン・メモリのアドレスを定
める。ゾーン・メモリのこの部分のベース・アドレスは
ＰＺＡ３であり、この値はゾーン・メモリからデータを
取出すため以下の２２図のアクセスの間連続的に増加さ
れる。区域４では、行は再び単一色Ｃ１で表示される。

区域２から４は父性１９までは行毎に与えられ、その後
区域５は区域１と同様に処理される。

区域６から１０は各行毎に複数色のりんごといちごを表
示するため列制御メモリＭＧＣへのアクセスを必要とす
る。

行（８０）からスクリーンは区域１と５と同様に構成さ
れる。

第９図の画像をフル頁モード（行当９５１２点で５１２
行のスクリーン）で表示すべき場合、行当り３２アクセ
スの１６ビツトの９８に＠の頁メモリを必要とする。こ
のような条件下ではメモリ・プレーンを記述するのに１
６Ｋｍを必要とする。

反対に、本発明による方法を用いた場合は以下のものが
必要となる。

区域２に対しては　　２２ｘ１５−　　　　　　３３０
語区域７に対しては　　８Ｘ５５ｘ３−　　　　　１３
２０語区域９に対しては　　８Ｘ５５Ｘ６−　　　　　
２６４０語メモリＭＧＬ　　　　　　５１２行−５１２
語メモリＭＧＣアドレス１−　　　　　　　２語アドレ
ス２から１６−　　６０語 アドレス１７から７２−　　５５０語 計　５４１４語 相当量の認知可能な情報を含む画像に対してはメモリ寸
法は非常に小さいことに注意されたい。

もち論、このメモリ寸法は認知可能な情報が増加すれば
増大して（るが、多くの画像列ではこの情報がスクリー
ンの５０％以上まで拡大することは殆んどない。

ここで第９図の画像の主要表示フェーズをより詳細に記
述することにする。

異なるメモリ・ゾーンの開始アドレスは以下の通り（第
１１図及び第１２図）（値は単なる例として選択された
ものであることに注意されたい）−＞ｏｏｏｏ　　行制
御メモリＭＧＬに対して−−＞０２００　　列制御メモ
リＭＧＣに対して−＞７ｏｏｏ　　テキス）（１７’レ
ーン上に定められて２色を得る）に対して −＞ＢＯＯＯりんご（３７’レーン上に定められて８色
を得る）に対して −〉８０００　　いちご（６７″レーン上に定められて
６４色を得る）に対して フレーム表示の初期化フェーズは表示を制御するＤＲＡ
Ｍメモリの異なる部分の内容と表示用ＶＤＰ　（２１を
用意することから構成される、すなわち、−ベース・ア
ドレス「ＢＡＧＴ」のロード−基準時間回路ＢＴのパラ
メータのプログラム−パレット・メモリ３９のロード、 −ゾーン・アトリビュートによるグラフィック動作モー
ドの選択 ゾーン・メモリの部分「テキスト」、「りんご」、「い
ちご」はＣＰＵ（１）第２ａ図）によりロードさる。「
テキスト」の各行は１プレーン上に定められた２７回の
アクセスを必要とし、２７語の１６ビツトを必要とする
。形を定める「０」と「１」ビットは行＞７０００から
プログラムされる。第２行は〉アドレス＞７０１Ｂ（１
０進の２７−１６進のＩＢ）に位置する。最後の行の開
始アドレスは＞７１９５である。

「りんご」は３プレーンの８色で定義される。

このゾーンの各行は８回のアクセス、すなわち２４語を
含む。このゾーンの第１回のアクセス時に読出されるプ
レーンの内容はアドレス）ＢＯＯＯ。

＞ＢＯＯＩ　、＞ＢＯＯ２に位置している。次の行の開
始アドレスは＞ＢＯ１８である。

「いちご」は６プレーンの６４色で定義され、このゾー
ンの各行は８回のアクセス、すなわち４８語を含む。第
１回のアクセスの間アドレス〉８０００から＞８００５
の内容が続出され、表示プロセッサ１２へ転送される。

次の行の開始アドレスは＞８０！１０で、行４０の開始
アドレスは〉９００８である。

第１２図は、表示すべき行の記述に対応するアドレスＰ
ＺＡとアトリビュートＡＴＴＲが定められている列制御
ゾーンを列制御メモリＭＧＬがその内容に従って選択す
ることを示している。ゾーンは表示に応じて多かれ少な
かれ広くなる。例えは、スクリーンの最初の４行はアー
レス〉２００に記憶された唯一のアトリビュート「ＡＴ
ＺＩ　Ｊによす定められ、行２５から８０は異なるゾー
ンの５アトリビユート記憶を必要と゛する。表示される
各行に対して、列制御メモリに表示ゾーンの行のアドレ
スが見出される。

フレームの表示プロセスは行制御メモリの開始アドレス
［Ｅ３Ａ（）Ｔ　Ｊ　＝　ＯＯ００により開始される。

パレット３９の６４配置が表示ゾーンのメモリに記憶さ
れたコードに対応するカラーによりロードされる。

フレーム開始時に行制御メモリＭＧＬのポインタＰＣ）
ＴＬはベース・アドレスＢＡＧ’Ｉ’　（第１６図及び
第１４図）により初期化されなければならない。基準時
間回路ＢＴのアクセス・クロックは、フレーム同期信号
ＳＴと行制御メモリのポインタＰＧＴＩ、ヘベース・ア
ドレス「ＢＡ（）Ｔ　Ｊ　−＠転送する内部サイクル「
ＤＭＡサイクル」の間に開始する。表示に関する以下の
アクセスは垂直可視ゾーンＺＶＶの間にトリガされる。

表示は一様色Ｃ１で定められる４行の区域１から開始す
る。垂直表示ゾーン「Ｚｖｖ」の行同期信号ＳＬ　（第
１５図及び第１６図）の間、アクセス要求ｒ　ＲＥＱ　
（）ＥＳ’ｌ’　Ｊは行制御メモリへのアクセス・サイ
クルをトリがする。［ＮＡＤＤ　Ｊにより選択されたポ
インタＰＧＴＬに含まれるアドレス＞ｏｏｏ。

はＤＲＡＭのインターフェース１４にロードするためバ
ス６へ転送される。同じ期間の間に、これは増加されポ
インタＰ（）ＴＬへ再ロードされる。

これらの信号「ＲＡＳ」と「ＣＡＳ」ばこのアげレス＞
ｏｏｏｏの読込を開始する。読取値＞０２００はデータ
・バス１３とバス６を介してポインタＰＧＴＣヘロード
される。

一旦初期化されると、列制御ポインタＰＣ）ＴＣは、可
視化アトリビュートとアクティブ・ゾーンの表示される
第１行に対応して表示されるゾーンのアドレスが取出さ
れる列制御メモリの第１語を指す。

この操作は水平可視ゾーンＺＶＨ（第１３図）の第１ア
クセスから実行される。

第１アクセス要求ＲｇＱ　ＧＥＳＴ　（第１７図及び第
１８図）は水平可視ゾーンＺＶ’Ｈの開始時に基準時間
回路ＢＴにより発生される。これはＤＭＡ　１５により
値＞０２００を予めロードされたポインタＰＣ）ＴＣを
用いた制御アクセスを開始する。列制御メモリへのこの
アクセスは２サイクルで実行され、この数はアトリビュ
ート・レジスタに予めグログラムされ％ＧＥＳＴサイク
ルにＤＭＡ１５のカウンタ（）ＥＳ　ＣＹＣＩＪ　ＮＢ
に転送される。読出された２語の各々はレジスタＰＧＴ
Ｃに含まれる値により指される。

各続出サイクルの間、メモリＣＲＯＭ　２２のアドレス
ＰＡＤＤにより選択されたポインタＰＧ’ｌ’Ｃの内容
は、一方ではメモリ５のアドレス・マルチプレクサ１４
ヘロードするためバス６に送信され（ロートイ８号ＡＬ
Ｄ　）、他方では加算器２７で増加するためバスＰ２９
を通して転送されてポインタＰＧＴＣに再ロードされる
。続出された第１語はデータ・バス１３とバス６を介し
てアトリビュート・レジスタ４５へ転送される。第２語
はＣＲＯＭ　２２からのアドレスＮＡＪ）Ｄによりスタ
ックＮ２８に選択された表示ゾーンＰＺＡのポインタを
初期化する。

第１２図を参照すると、アドレス＞　２００　ＡＴＺｌ
のアトリビュートはパレット３９０ベース・カラー０１
、制御メモリの第１続出の前の３２アクセス、づなわち
１打金体、表示プレーンの数（０）を定めることが理解
できる。

スクリーンの行１から４に関しては、これらの行の表示
にゾーン・メモリが使用されないため列制御メモリの位
［ＰＺＡは利用されない。

行５の開始時に、行制御ポインタＰＧＴＬは＞０００４
に等しい。同じプロセスにより、その内容はポインタＰ
ＧＴＣへ転送され、この行の列制御メモリへの第１アク
セスに利用される。アドレス〉２０２は行の２つのゾー
ン、すなわち５×１０点のカラー・マージンＣ１と２７
Ｘ１６点のプレーンに定められたテキスト・ゾーンに対
応する２つの定義を有する。

アトリビュートＡＴＺ２とアドレスは上述した方法に従
って列制御メモリから取出される。

アトリビュー）　Ａ’Ｉ’Ｚ２列制御メモリの第１読出
の５アクセス前にパレット３９のベース・カラー０１と
表示プレーン数０を決定する。

この区域の間、メモリ・プレーンにアトリビュートが与
えられていないため４回のアクセスはサイクルＶＩ８Ｕ
を発生しない。第５アクセス時に、基準時間ＢＴは、列
制御メモリから表示ゾーンの行とアドレスを制御する第
２アトリビユートを取出す新たな要求ＲＥＱ　ＧＥＳＴ
を発生する。

アトリビュートＡＴＴＥＸ（第１２図）は列制御メモリ
の次の続出の２７アクセス前、すなわち行の残りの前に
パレット３９のベース・カラーヲ定め、プレーン数は１
に等しい。

第２アクセスＧＥＳＴの間にアドレス・プロセッサ１０
へ転送されるＰＺＡ　＞　７０００の値を、進行中のア
クセス後直ちに開始されるＶＩ　ＳＵプサイルで用いる
。サイクルＶＩ８Ｕはアドレス＞７０００のゾーン・メ
モリからテキスト・ゾーンの開始を定める単一プレーン
の１６点を取出す。

行２５から８０に用いられる原理は区域２，３゜４に対
して記述したものと同一である。列制御メモリへのこれ
らのアクセスが開始され、異なるゾーンの特性、すなわ
ち表示ゾーンのメモリへのアクセスがないベース・カラ
ー０１のゾーン、りんごが記述されている表示ゾーン・
メモリへの８回のアクセス時の３ｆレーンに定められる
ゾーン、第１のものと同一の他のゾーン、いちごが記述
されている表示ゾーン・メモリへの８回のアクセス時の
６プレーンに定められたゾーンの特性が取出される。

本装置は列制御メモリを有しているため、印字情報の表
示と、同一フレームにグラフィック及び印字情報の容易
な混入を可能とし、従って本装置は現在使用されている
全ての印字表示規準（標準ＡＮＴＩＯＰＥ　、　ＣＥｇ
ＦＡＸ　、　ＣＡＰＴＡＩＮ　、　ＢＩＬＤ８）（ＩＲ
ＭＴ■Ｔ等）を容易に収容できることを理解されたい。

本発明のこの面を以下に詳細に説明する。

印字モードでは、一般に上記の規準では以下の表に従っ
て分配できる文字マ）　ＩＪクスが使用される（第１９
図も参照）。

涜　マ）　ＩＪクス（点）　　　色　　可能な文字１　
　　１２Ｘ１０　　　　　２　　　　９４２　　　　（
ＳＸ１［）　　　　　　４　　　　９４３　　　６Ｘ５
　　　　　　１６　　　　　９４４　　　６Ｘ１０　　
　　　　２　　　　９４５　　　６Ｘ５　　　　　　４
　　　　９４６１２Ｘ１０　　　　　４　　　　　４７
７　　　６Ｘ１０　　　　　１６　　　　４７第１９図
は、マトリクスを２つの分類ＡとＢに再分配でき、その
内のいくつかはＤＲＧ８　（動的に再定義可能な文字組
）のタイプであることを示している。

マ）　ＩＪクスを表示するため、装置で利用されるマト
リクスの全てが定義されている形メモリ征（第２０図）
としてＤＲＡＭ　５の一部を利用する必要がある。文字
を表現する色数に従って、形メモリのみ又は複数枚のプ
レーンのマトリクスの色又は点を定めるメモリＤＲＣ８
と関係する形メモリ（第２０図のメモリＭＤ　）のどち
らかを用いる。

分類Ａでは、全てのマトリクスはメモリＥで定義可能で
ある。

−マトリクス１゜点はバックグラウンド・カラーと形カ
ラーと直接関係し解釈され、バックグラウンド・カラー
はレジスタ４４（第２ｂ図）により決定される。

一マトリクス４゜形メモリＥの書込時に、点を水平方向
に倍加して１２Ｘ１０のマトリクスを得る。

−マトリクス２゜マトリクスの各行の６点は４色を選択
する２ビツトにより定義される。

−マトリクス５゜前のケースを参照するが、行を倍増し
てマトリクスの幅にモチーフを含める。

反対に、分類Ｂのマトリクスは、単一の２状態ビツトに
より翻訳不能な２情報以上の要素により各点が定義され
ているため形メモリのみでは処理不能である。

従って、この場合各マトリクスはＤＲＡＭメモリの複数
個の・戸−ン、すなわち文字形状には形メモリで、色に
関してはアトリビュートが記憶されている列制御メモ１
７　ＭＧＣで定義される。分類Ｂの文字の表示は従って
ＤＲＡＭメモリ５への複数回の連続桁アクセスを必要と
する。

ここでグラフィック及び印字情報を処理する表示プロセ
ッサ１２の概略図が詳細に表現されている第２１図を説
明する。

第２ｂ図は表示プロセッサがメモリ・プレーンの情報を
記憶する１組のレジスタ４３を含んでいることを示して
いる。これは論理装置４７０制御下で表示されるプレー
ン数に応じて１６ビツト語がロードされる。プレーン・
レジスタ４３は、ＤＭＡ　１５からの信号ＲＥＱ　ＶＩ
８Ｕと同期した制御装置４７により発生される信号’Ｉ
’ＲＡＪＪＳＦＥＲＴが現われる時にロードされるシフ
トレジスタ４２に接続される。

実施例では、最大６カラー・プレーンの表示が記述され
ていて、従って６個のプレーン・レジスタ４３と６個の
シフトレジスタ４２かある。

シフトレジスタ４２は進行中の表示モードの関数として
メモリ・パレット３９のアドレスを処理する６個のマル
チプレクサ４Ｂ、４９．５０に接続される。マルチプレ
クサ４８は（上述した）グラフィック・モードで使用さ
れ、マルチプレクサ４９は印字モードで、マルチプレク
サ５０はマージン・カラーの表示を実行する。

マルチプレクサ４８，４９．５０の出力ＡＤＰＡＬＯと
ＡＤＰＡＬ５はパレット・メモリ３９で記憶された６４
カラー・コードのアドレスを選択的に与える。マルチプ
レクサ４８．４９．５０は各々制御論理装置５１で処理
される信号ＭＧＥＮ　、　ＭＴＥＮ　。

ＣＭＥＮにより付勢される。

ア）　ＩＪビュート記憶装置４５は時分割バス６に接続
された２個のアトリビュート・レジスタ５２゜５３を含
み、レジスタ５２に関しては出力ＣＭ５かもＣＭＯによ
りマージン・カラー・コードを、制御メモリＭＧへはサ
イクル当りのアクセス回数を表わす数字ピッ）　ＣＧＥ
ｌ−０を、パレット・メモリ３９のベース・カラーを決
定するピッ）　ＭＣＦ５　トＭＣＦ４を与える。

これもバス６に接続されたレジスタ５３は、印字表示用
の出力Ｔ１とＴ２）フレームのバックグラウンド・カラ
ーを決定するビットＣＦ５からＣＦＱ、ピッ）Ｐ２から
ＰＯにより表現されるプレーン番号コードを与える。

レジスタ・スタック４３はその下位８ビツトに関しては
バッファ５４に接続され、上位８ビツトに関してはＤＲ
ＡＭバス１３へ直接接続される。バッファ５４は又ＤＲ
ＡＭバス１３にも接続され、印字モードで特に表示用に
ロードされることが可能である。

論理装置５１はグラフィック又は印字表示モードを決定
１゛るためのインター７エース７０制御レゾスタ２０（
第２ａ図）Ｋ接続される。このレジスタは信号ＣＭ（）
とＣＭＴを与え、その真理値表は以下の通りである。

真理値表１ モード　　　　　　ＣＭＧ　　　　ＣＭＴグラフィック
　　　　　１０ 印字８ビツト　　　　　００ 印字１２ビツト　　　　０１ グラフィック・モードでの動作は以下の通りである。

行マージンの表示前に、基準時間回路ＢＴは信号ＣＭＥ
Ｎ−０を発生し、これはマルチプレクサ５１を付勢して
パレットメモリ３９へのカラーとマ・−ジン・アドレス
を与える。マルチプレクサ４８゜４９はマージン表示の
間は高インピーダンス状態にある。

マージン以外では、信号ＣＭＥＮ＝１で信号ＣＭζ０で
あるため、ＭＧｇＮ−０である。この信号はマルチプレ
クサ４８をグラフィック表示用に付勢する。

スクリーン上の１６点の各群の情報を処理した後、すな
わち、信号ＲＥＱ　ＶＩＳＵが現われる度に、信号ＴＲ
ＡＮ８ＦＥＲＴがプレーン・レジスタ４３の内容をシフ
トレジスタ４２ヘロードする。

２つのＲＥＱ　ＶＩＳＵ　歎求の間、ＤＭＡ　１５で処
理されたサイクルＤＭＡ　ＶＩＳＵはＤＲＡＭメモリの
制御信号ＲＡＳとＣＡ８と共に以下の方法で制御装置４
７の信号ＲＴＲ１からＥＴＲ６を発生する。

−要求ＲＥＱ　ＶＩＳＵ　（これは実施例では６回まで
生じることを想起されたい）の第１アクセスは信号ＥＰ
Ｒ１を発生し、メモリから抽出された１６ビツトの語は
スタック４３の第ルジスタにロードされる。信号ＣＴＬ
Ｏは「１」にセットされてマルチプレクサ４８の第１セ
ルを付勢する。

−ＤＲＡＭメモリへの第２アクセスは信号ＥＰＲ２を発
生し、ＣＴＬＯが１にとどまる開信号ＣＴＬ１は１にセ
ットされる。

これらの条件で、マルチプレクサ４８の２つの最初のセ
ルが付勢される。

以後のアクセスは同様に処理され、表示される画像ゾー
ンのプレーン数の関数として処理される。

スタック４３のレジスタは従ってロードされてマルチプ
レクサ４８のセルは信号ＣＴＬＯからＣＴＬ５により付
勢される。

各信号ＴＲＡＪＪ８ＦＥＲＴはレジスタ４３の内容をス
タック４２の各レジスタヘロードし、その内容は基準時
間回路ＢＴからの信号ＣＫＤ　（点クロック）の速度で
シフトされる。

マルチプレクサ４８の各セルは入力ＰＬ５カラＰＬＱと
入力ＣＦ５からＣＦＯを含み、これらの信号の内の１つ
の存在に応じて画像情報がパレット・メモリ３９０５ビ
ツト・アドレスに変換される。

例えば、表示に４７″レーンを使用する場合、信号ＣＴ
Ｌ０　、１　、２　、３が「１」にセットされ、信号Ｃ
ＴＬ４と５は「０」にセットされる。出力ＰＬＱからＰ
Ｌ３はマルチプレクサ４８のセルの出力ＡＤＰＡＬＯか
らＡＩ）ＰＡＬ３によりパレット・メモリ３９のアドレ
スを決定するように選択される。信号ＣＴＬ４と５は０
で、その補数ＣＴＬ４とＣＴＬ５はヒラ）　ＣＦ４とＣ
Ｆ５によりパレット・メモリのアドレスのピッ）　ＡＤ
ＰＡＬ４と５を選択し、ベース・カラーのピッ）　ＣＦ
は列制御メモＩＪ　ＭＧＣからの「制御」サイクルによ
りロードされるレジスタ５３から来ている。

上述したように、印字モードは使用する規準に応じて複
数個のケースを考慮している。これらのケースは上記真
理値表ＩＫ従って信号ＣＭＧとＣＭＴＫより固定され、
又以下の真理値表に従って信号Ｔ１とＴ２の関数として
固定されている。

真理値表■ ＣＡＲ，ＩＳＯ，ＤＣＲ８２００１２ｘ１０カラー ＤＣＲ８４カラー　　　　０　　１　　　１２Ｘ１０Ｄ
ＣＲ８４カラー　　　　１　　　０　　　　６Ｘ１０Ｄ
ＣＲ８１６カラー　　　　１　　　１　　　　６ｘ１０
信号ＣＭＧとＣＭＴは表示が行当り８又は１２点のマト
リクスのどちらで実行されるかを決定する。

信号ＣＭＧ　、　ＣＭＴ　、　Ｔ　Ｉ　、　Ｔ　２は論
理装置５１に印加され、ここで印字モードではマルチプ
レクサ４９へ印加される信号の設定を制御する。信号Ｔ
１．Ｔ２．ＣＭＴが「０」の時、信号ＭＴＡ３　、　Ｍ
ＴＢＡｌ　。

ＭＴＢ２　、　ＭＴＢ３も「０」にセットされ、信号Ｍ
ＴＡ１とＭＴＡ２はスタック４２の最後のシフトレジス
タの出力である信号ＰＬＯの値を有する。

マルチプレクサ４９の一部４９Ｃでは、０にセットされ
た信号Ｍ’Ｉ’Ａ３とＭ’ｌ’Ｂ３はパス０を選択する
ため、アトリビュート・レジスタ５２に予めローげされ
た信号ＭＣＦ４とＭＣＦ５はパレット３９の入力ＡＤＰ
ＡＬ４　トＡＤＰＡＬ５へのベース・アドレスとして印
加される。

マルチプレクサ４９の一部４ｓｂ、４９ｃでは、信号Ｍ
ＴＢ１とＭＴＢ２は０であり、信号Ｍ’ｒＡ１とＭＴＡ
２は信号ＰＬＯの極性を有する。

この信号の各「１」ビットが入力ＡＤＰＡＬＯからＡＤ
ＰＡＬ３上のパレットのアドレスを構成するマトリクス
の特性カラー（ＣＣＱからＣＣ３）を選択する。

各「０」ビットはバックグラウンド・カラー（ＣＦ’０
からＣＦ３　）を選択する。

第２２図は８ビツト表示の場合に制御メモリがアトリビ
ュート・レジスタ５３の内容を作製する方法を概略的に
表わしている。各アクセスＲＥＱＶｉＳＵの間、レジス
タ５３は列制御メモリＭＧＣの対応するセルの内容によ
りロードされ、列制御メモリは文字カラーの４ビツトＣ
ＣＯからＣＣ３とバックブラウンｒ・カラーの４ビツト
ＣＦＯからＣＦ３を含む。

スタック４２．４３の最後のレジスタのみが形メモＩＪ
　ＭＦに含まれる情報を変換するために利用される。

行当り１２ビツトのマトリクスを表示する時には信号Ｃ
ＭＰは「１」に、信号ＣＭＧは「０」とされる。

第２３図は異なるフォーマットを有するいくつかの文字
の表示を示している。

第１のマトリクスは文字ＩＳＯ、すなわち１２×１０点
のＤＲＣ８Ｋ関係する。

Ｔ１とＴ２−ＯＭＴＢ１＝０とＭＴＢ２−ＯＣＭＴ１＝
ＯＭＴＡ３−１ 信号ＭＴＡ２　、　Ｍ’Ｉ’ＡＩ　、　ＭＴＢ３は論理
装置５１のデート５５により信号ＰＬＯの極性を有する
。

ＰＬＯ＝００場合　ＭＴＢ１＝０．ＭＴＢ２−０．ＭＴ
Ｂ３−１ＭＴＡ２＝０　、　ＭＴＡｌ　＝０　、　ＭＴ
Ａ３＝１ＰＬＯ−１の場合　ＭＴＢｌ−０，ＭＴＢ２＝
０．ＭＴＡ３＝１ＭＴＡ２寓１　、ＭＴＡｌ−１、ＭＴ
Ｂ３−０第１の場合、バックグラウンド・カラーの信号
ＣＦＯからＣＦ４はパレット３９に入力ＡＤＰＡＬＯか
らＡＤＰＡＬ４のアドレスを印加させる。第２の場合に
は信号ＣＣＯからＣＣ４はこれらの同人力にアドレスを
発生する。

アトリビュート・レジスタ５２からの信号ＭＣＦ８はパ
レット３９０ベース・カラーを選択する。

第２のマトリクスは４色を有する文字ＤＲＣＳト関係す
る。Ｔｌ−０、Ｔ２−１　、　ＣＭＴ−１、これから以
下が生じる。

ＭＴＡｌ　−０、ＭＴＡ２−０　、　ＭＴＡ３−１ＭＴ
Ｂ１−１　、　ＭＴＢ２−１　、　ＭＴＢ３＝１このよ
うに設定された信号はマルチプレクサ４９で以下を選択
する。

一部分４９ａにはＰＬＯとＰＬｌ 一部分４９１３．４９０にはＣＦ２からＣＦ４とＭＣＦ
５後者はパレット３９でペース・カラーを決定し、部分
４９ａは２ピツ）　ＰＬＯとＰＬｌにより可能な４色の
内のカラーを選択する。

この型の文字を表示するため、列制御メモリＭＢＣは各
要求ＲＥＱ　ＶＩＳＵで読出され、バックグラウンド・
カラーの５ビツト、文字カラーの５ビツト、ピッ）ＴＩ
とＴ２を含む（第２３図）レジスタ５３へ語ＲＥＡＤが
ロードされる。

本ケースのようにＴ２−１の時、形メモリは文字形自体
ではなく、ＤＲＡＭ　５の他のゾーンに設けた文字メモ
リ（図示せず）のアドレスを含む。

信号ＲＥＱ　ＶＩＳＵに続（第１サイクルＤＭＡ　ＶＩ
ＳＵ　）ＲＫ、アドレス・プロセッサ１０のポインタＰ
ＺＡによりアげレスされる形メモリＭＦのセルの内容は
、メモリＣＲＯＭ　２２の信号Ｔ２により決定されるマ
イクロコードのためアドレス・プロセッサへ転送される
。ＤＲＡＭメモリの２回のアクセスはアドレス・プロセ
ッサ１０により順次順序付けられて−ｆ）ＩＪクスＤＲ
Ｃ８の点の色に対応する１２ビツトの２語を文字メモリ
から抽出する。２語はスタック４３（第２１図）の最初
の２レジスタへ転送され、これらのレジスタの内容は以
後のアクセス時にスタックの２レジスタヘロードされる
。これらのレジスタの情報はマルチプレクサ４９の一部
４９ａへ印加される信号ＰＬ、０とＰＬｌを得るため点
クロック速度でシフトすることＫより取出される。

第３のマトリクスは半分の分解能の４色文字を含む（行
当９６点のみ）。この分解能はビットＴ１の状態により
定まる（上のレベルで）。この条件下で、スタック４２
のシフトレジスタは点クロック周波数（ＣＫＤ　）の半
分のシフト信号を受取る。

Ｔ１−１でＴ２＝０．これから以下が生じる。

ＭＴＡ＝ｌ、ＭＴＡ２＝Ｄ、ＭＴＡ３＝１ＭＴＢ＝１　
、ＭＴＢ２雪１．ＭＴＢ３−１これから、マルチプレク
サ４９はアドレスＡＤＰＡＬＯとＡＤＰＡＬＩのＰＬＯ
とＰＨＯとアドレスＡＤＰＡＬ２からＡＤＰＡＬ５のＣ
Ｆ２　、　ＣＦ３　、　ＣＦ４　、　ＭＣＦ５を決定す
る。

この４つのカラー・アドレスは形メモリ征から信号ＥＰ
ＲＩにより選択されるスタック４３のプレーン・レジス
タへ１２ビツトの語を連続的にロードすることにより得
られる。次のアクセスの間、この語はスタック４２に対
応するシフトレジスタへ転送されて信号ＰＬＯとＰＨＯ
ｋ発生する。

このため、スタック・レジスタ４２．４３は２部分でロ
ードされ、ビットＢＤ１５からＢＤｌｏは各レジスタの
右側に配置され、一方バツファ５４はピッ）　ＢＤ９か
らＢＤ４　？左側にロードする。ＰＨＯがシフトレジス
タの第８ビツトに現われ、ＰＬＯが第１６ビツトに現わ
れると、半分の周波数でシフトしている２つの情報要素
ＦＬＵとＰＨＯはパレット３９中で前述の方法に従って
４色の中から１色を選択する。

第４のマ）　ＩＪクスは半分の分解能の１６色を有する
ＤＲＣＢ型の文字を含む。

ピッ）ＴＩとＴ２は以下を選択する。

ＭＴＡｌ−１、ＭＴＡ２−１．ＭＴＡ３−１ＭＴＢ１＝
１　、ＭＴＢ２＝１．ＭＴＢ３−１マルチグレクサの一
部４９　ａ　ｅ　４９　ｂはＰＬＯ。

ＰＨＯ、ＰＬｌ　、　ＰＨ１に対してアドレス・ビット
ＡＩ）ＰＡＬＯとＡＤＰＡＬｌを選択する。

マルチプレクサの一部４９ｃはパレットのベース・カラ
ーに対してＣＦ４とＭＣＦ５を選択する。

以上から、印字モードでも本装置は非常に柔軟で、最小
のメモリ容量で全ての既知印字規準の表示を可能とする
ことになる。

グラフィック及び印字表示モードでは、各制御メモリの
他のペース・アドレスへフレームを単純に変更すること
により本発明は垂直又は水平の容易な画像処理を提供す
る。従って画像アニメーションを得ること、色をロード
すること、画像をスクロールすること等が可能となる。

【図面の簡単な説明】

第１図は本発明による表示装置の全体概略図、第２ａ図
と第２ｂ図はより詳細な概略図、第３図は装置の中央処
理装置をビデオ表示プロセッサへ接続するバスを介して
通過するアドレス・フィールドを表わし、第４図は画像
情報の表示用の装置メモリの１つの可能な構成を示し、
第５図はスクリーンの主ゾーンとフレーム表示時のその
１女な時間を図示する線図、第６図はフレームの表示用
に装置の基準時間装置により発生される信号を図示し、
第７図はスクリーンの全点の色情報が装置の頁メモリに
一体に記憶されている（フル頁モード）時の表示方法を
図示し、第８図はゾーン・アトリビュートを用いた表示
方法を図示し、第９図はスクリーン上の映像フレームの
表示上図示し、第１０図は第９図の像を表示している時
のメモリの内容の一部を図示し、第１１図は第１０図の
ゾーン・メモリの内容のより詳細な表示、第１２図は第
９図フレームを表示する時のアドレス・ラベルを詳細に
示し、第１６図は第９図のフレームを表示する信号を図
示したタイミング図、第１４図は第２ｂ図に図示した装
置の一部と共に、行制御メモリのポインタを初期化する
ための情報移動を表わし、第１５図は第１４図と同様の
概略図ではあるが行制御メモリへのアクセスを表わし、
第１６図は第１５図に図示した動作のタイミング図、第
１７図は第１４図と同様の概略図ではあるが列制御メモ
リへのアクセスを表わし、第１８図は第１７図の概略図
で実行される動作を図示するタイミング図、第１９図は
各種規準の関数として装置の印字モードの表示可能性の
まとめ、第２０図は印字モードの表示に要するメモリの
構成を図示し、第２１図は装置の表示プロセッサの詳細
な概略図、第２２図は行当り８像点の文字マトリクスの
表示用の表示プロセッサの動作を図示し、第２６図は行
当り１２像点の文字マ）　ＩＪクスの表示用の表示プロ
セッサの動作を図示する。 １−ＣＰＵ　、　２−ＶＤＰ　、　５−ＤＲＡＭ　、　
８−・・表示装置。 １０・・・アドレス・プロセッサ、１１・・・点プロセ
ッサ、１２・・・表示プロセッサ、１５・・・ＤＭＡ回
路。 ２２・・・ＣＲＯＭ　、　２４　、２５・・・レジスタ
・スタック。 ２７・・・ＡＬＵ　、　４２・・・シフトレジスタ、４
３・・・プレーン・レジスタ、４４・・・ベース・カラ
ー・レジスタ、３９・・・カラー・パレット、４５・・
・アトリビュート記憶装置、４７・・・論理装置、　４
　Ｂ　、　４９．５０・・・マルチプレクサ。

Claims (11)

【特許請求の範囲】
1. （１）行別及び点別フレーム掃引により表示スクリーン
   上にビデオ像を表示する装置において、各フレームに表
   示される映像データを記憶する複合メモリを含み、この
   複合メモリはスクリーンを制御するビデオ表示プロセッ
   サと、前記メモリと関連して映像を合成する中央処理装
   置とアドレス・プロセッサとして接続され、表示される
   点に関係するデータのメモリからの取出はスクリーン掃
   引と同期した基準時間装置と、メモリを用いる装置中の
   異なる装置間でアクセス時間を割当てるメモリのダイナ
   ミック・アクセスの制御装置との制御下にあり、前記複
   合メモリは一方では表示される像を構成する行又は一群
   の行のデータ語を記憶する第１制御メモリを含み、この
   各語はこの行に関するデータを含み、他方では認知可能
   な情報が表示される映像の区域に排他的に関係する映像
   データの記憶用のゾーン・メモリを含み、表示時にこれ
   ら２種のメモリからのデータの取出を整合するよう装置
   が設けられ、フレームの表示の間前記第１制御メモリは
   このフレームの各行に関係するアドレス値を含み、前記
   複合メモリは第１の制御メモリに含まれるアドレス値に
   よりアドレス可能な第２の制御メモリを含み、各々のア
   ドレスで第１制御メモリの各アドレスの値に対応する行
   の内容を特徴づける少なくとも１個の表示アトリビュー
   ト・データ語を含む、表示スクリーン上にビデオ像を表
   示する装置。
2. （２）特許請求の範囲第１項記載の装置において、第２
   制御メモリに記憶された表示アトリビュートの値は、対
   応する行が認知可能な情報を含んでいる場合にはゾーン
   ・メモリの開始アドレスの値と関係している、表示スク
   リーン上にビデオ像を表示する装置。
3. （３）特許請求の範囲第１項又は第２項記載の装置にお
   いて、前記アトリビュート値は、これにより行を表示す
   る行の色とカラー・プレーンの枚数に関係する２進値を
   含む、表示スクリーン上にビデオ像を表示する装置。
4. （４）特許請求の範囲第３項記載の装置において、前記
   アトリビュート値は又問題の行に対して実行される前記
   ゾーン・メモリへのアクセス回数に関係する２進値も含
   む、表示スクリーン上にビデオ像を表示する装置。
5. （５）特許請求の範囲第１項記載の装置において、印字
   モードの表示用に表示される文字の形を各々含んでいる
   マトリクスに分割された形メモリを含み、又前記第２メ
   モリに含まれる前記表示アトリビュート・データ語はバ
   ックグラウンドのカラーの２進コードと形メモリに対応
   するマトリクスの形を含む、表示スクリーン上にビデオ
   像を表示する装置。
6. （６）特許請求の範囲第５項記載の装置において、形メ
   モリは又少なくとも２枚のカラー・プレーン上に定義さ
   れ、一般メモリのゾーンに記憶されたマトリクスを直接
   アクセスするアドレスも含んでいる、表示スクリーン上
   にビデオ像を表示する装置。
7. （７）特許請求の範囲第５項又は第６項記載の装置にお
   いて、前記第２メモリに記憶された表示アトリビュート
   ・データ語は又アドレス値を表わすコードを含み、前記
   複合メモリは又、マトリクスの文字をこれにより表示す
   る補助カラーコードに関係するデータ語を少なくとも表
   示すべきマトリクスの内のあるものに対して含んでいる
   、前記アドレス値によりアドレス可能な第３のメモリを
   含んでいる、表示スクリーン上にビデオ像を表示する装
   置。
8. （８）特許請求の範囲第５項から第７項までのいずれか
   に記載の装置において、前記基準時間部は各マトリクス
   の行当りの点数に等しい周波数を有するクロック信号が
   現われる第１クロック出力を含む、表示スクリーン上に
   ビデオ像を表示する装置。
9. （９）特許請求の範囲第７項又は第８項記載の装置にお
   いて、文字マトリクスの表示の解像度を定めるため、前
   記メモリに記憶された前記表示アトリビュート・データ
   語は定義ビットを含み、前記基準時間部は前記基準時間
   部の第１出力の信号周波数の半分の周波数であるクロッ
   ク信号を与える第２クロック出力を含み、定義ビットを
   用いて第１及び第２出力の表示クロック周波数を交換す
   る、又は逆に異なる文字規準に表示を適合させる、表示
   スクリーンにビデオ像を表示する装置。
10. （１０）特許請求の範囲第１項から第９項までのいずれ
    かに記載の装置において、前記表示プロセッサはスクリ
    ーンに表示すべき複数のカラー・カードを有する前記ス
    クリーンに接続されたパレット・メモリと、スクリーン
    の点の掃引周波数の速度で前記基準時間部により並列に
    制御されるシフト型式の第１群のレジスタであつて、表
    示時に発展的に表示すべき一群の点、前記パレット・メ
    モリのアドレスを構成するカラーの２進値を含む前記第
    １群のレジスタと、情報がシフトレジスタに入つた後に
    表示すべき一群の点のカラー情報を一時的に記憶する第
    ２群のレジスタと、第２群のレジスタから第１群へ情報
    の転送を周期的に制御する制御装置とを含み、加えて前
    記第１群のレジスタが多重化装置により前記パレット・
    メモリへ接続されて、実行すべきグラフィック又は印字
    表示モードの関数としてこの第１群のレジスタに含まれ
    る情報を制御する、表示スクリーンにビデオ像を表示す
    る装置。
11. （１１）特許請求の範囲第１０項記載の装置において、
    ビデオ表示プロセッサはさらに前記第２制御メモリから
    表示アトリビュート・データ語を受取るアトリビュート
    記憶装置を含み、表示の特定の瞬間に記憶されたアトリ
    ビュートの２進値の関数として多重化装置を適当な形態
    に配置するため、前記アトリビュート記憶装置と多重化
    装置とに接続された制御論理装置も設けられている、表
    示スクリーン上にビデオ像を表示する装置。