JPS61193452A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61193452A JPS61193452A JP60032848A JP3284885A JPS61193452A JP S61193452 A JPS61193452 A JP S61193452A JP 60032848 A JP60032848 A JP 60032848A JP 3284885 A JP3284885 A JP 3284885A JP S61193452 A JPS61193452 A JP S61193452A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor substrate
- polycrystalline
- region
- gate region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は高集積密度が得られる半導体装置の製造方法に
関するものである。
関するものである。
従来技術
近年、ＬＳＩ等の集積密度が増加するにつれて、回路を
構成する素子、例えばＮｏ！３ ＦＥＴの寸法も小さく
なってきた。
構成する素子、例えばＮｏ！３ ＦＥＴの寸法も小さく
なってきた。
このため、例えばＬＳＩ等におけるＭＯＳ ）ランジス
タにおいては、そのチャネル長が短かくなると、いわゆ
るショートチャネル効果が生じる。その結果、トランジ
スタのスレシュホールド電圧が著しく低下するなどの゛
性能劣化が生ずる。
タにおいては、そのチャネル長が短かくなると、いわゆ
るショートチャネル効果が生じる。その結果、トランジ
スタのスレシュホールド電圧が著しく低下するなどの゛
性能劣化が生ずる。
このショートチャネル効果は、チャネル長が短くなると
、主としてドレイン電圧による空乏層がチャネル領域に
侵入して、チャネル領域における電荷の移動が、ゲート
電圧のみならず、ドレイン電圧によっても影響されてし
まうことによって生じる。そこでこのショートチャネル
効果を防ぐために、ゲート電極の両端近傍にソースおよ
びドレ 。
、主としてドレイン電圧による空乏層がチャネル領域に
侵入して、チャネル領域における電荷の移動が、ゲート
電圧のみならず、ドレイン電圧によっても影響されてし
まうことによって生じる。そこでこのショートチャネル
効果を防ぐために、ゲート電極の両端近傍にソースおよ
びドレ 。
インと同導電形の不純物の低濃度の拡散層を形成して、
チャネル領域にドレイン側から空乏層が侵入するのを抑
えることが提案されている。
チャネル領域にドレイン側から空乏層が侵入するのを抑
えることが提案されている。
従来このようなショートチャネル効果を抑制する構造を
持ったＬＳＩ等におけるＭＯＳ ＦＥＴは、例えば次の
ようにして製造されていた。すなわち、まず第１図（Ａ
）に示すように、高温酸化雰囲気においてＰ形Ｓｉ半導
体基板１−１−に酸化膜（ＳｉＴｏ）２を形成し、つい
で第１図（Ｂ）に示すようにそのにに多結晶シリコン（
Ｐ−３ｉ）層３を例えばＣＶＤ法によって形成し、つい
で第１図（Ｃ）に示すように、その七にホトレジスト４
を塗布し、ついで第１図（Ｄ）に示すようにゲート電極
領域を残すようなパターンをホ（・リソグラフィーによ
って形成し、第１図（Ｅ）に示すようにエツチングによ
ってＰ−Ｓｉ層３を選択的に除去してゲート領域層３Ａ
を形成する。
持ったＬＳＩ等におけるＭＯＳ ＦＥＴは、例えば次の
ようにして製造されていた。すなわち、まず第１図（Ａ
）に示すように、高温酸化雰囲気においてＰ形Ｓｉ半導
体基板１−１−に酸化膜（ＳｉＴｏ）２を形成し、つい
で第１図（Ｂ）に示すようにそのにに多結晶シリコン（
Ｐ−３ｉ）層３を例えばＣＶＤ法によって形成し、つい
で第１図（Ｃ）に示すように、その七にホトレジスト４
を塗布し、ついで第１図（Ｄ）に示すようにゲート電極
領域を残すようなパターンをホ（・リソグラフィーによ
って形成し、第１図（Ｅ）に示すようにエツチングによ
ってＰ−Ｓｉ層３を選択的に除去してゲート領域層３Ａ
を形成する。
ついで第１図（Ｆ）に示すように残ったホトレジスト４
を除去し、ついで第１図（Ｇ）に示すように、ゲート領
域層３Ａ上に例えばＷＦ６ガスを用いた気相成長法によ
りタングステン膜５を形成する。ゲート領域層３Ａ表面
以外にはシリコン酸化膜２が存在するのでタングステン
膜は形成されない。
を除去し、ついで第１図（Ｇ）に示すように、ゲート領
域層３Ａ上に例えばＷＦ６ガスを用いた気相成長法によ
りタングステン膜５を形成する。ゲート領域層３Ａ表面
以外にはシリコン酸化膜２が存在するのでタングステン
膜は形成されない。
ついで第１図（Ｈ）に示すように、イオン注入法によっ
てゲート領域層３Ａおよびその両側のタングステン膜５
をマスクとしてＰ形基板１に例えばＡｓを所定量注入し
て、同基板１」−にｎ゛拡散層からなるソース領域６と
ドレイン領域７とを形成する。
てゲート領域層３Ａおよびその両側のタングステン膜５
をマスクとしてＰ形基板１に例えばＡｓを所定量注入し
て、同基板１」−にｎ゛拡散層からなるソース領域６と
ドレイン領域７とを形成する。
ついで第１図（Ｉ）に示すように、ゲート領域層３ＡＪ
−のタングステン膜５をエツチングによって除去し、つ
いで第１図（Ｊ）に示すように、イオン注入法によって
例えばＡｓをＰ形基板１中に所定量注入して、ゲート領
域層３Ａの両端の側面」−から除去されたタングステン
膜の直下に相当するＰ形基板１の表層に低濃度の浅いｎ
拡散層８を形成する。
−のタングステン膜５をエツチングによって除去し、つ
いで第１図（Ｊ）に示すように、イオン注入法によって
例えばＡｓをＰ形基板１中に所定量注入して、ゲート領
域層３Ａの両端の側面」−から除去されたタングステン
膜の直下に相当するＰ形基板１の表層に低濃度の浅いｎ
拡散層８を形成する。
そして、周知の気相成長法により、シリコン酸化膜等を
堆積し、不純物の活性化を行なった後、所望のコンタク
ト孔を開口し、 ｌ配線を形成してＭＯＳ ＦＥＴを形
成する。
堆積し、不純物の活性化を行なった後、所望のコンタク
ト孔を開口し、 ｌ配線を形成してＭＯＳ ＦＥＴを形
成する。
しかしながら、このような従来法においては、その製造
工程が複雑であり、また、例えばエツチング工程が２回
あるので、ゲート領域層が余分に除去されやすく、チャ
ンネル長のコントロールがむずかしくなるおそれがある
。
工程が複雑であり、また、例えばエツチング工程が２回
あるので、ゲート領域層が余分に除去されやすく、チャ
ンネル長のコントロールがむずかしくなるおそれがある
。
発明の目的
本発明の目的は以−にのような問題を解消し、製造工程
が簡単な半導体装置の製造方法を提供することにある。
が簡単な半導体装置の製造方法を提供することにある。
発明の構成
本発明は半導体基板」二に絶縁膜を形成する工程と、該
絶縁膜上に多結晶半導体層を形成する工程と、該多結晶
半導体層に不純物イオンを所定深さ注入する工程と、前
記多結晶半導体層のうち、パターニングされたマスクに
よってマスクされない部分をエツチング除去すると共に
当該マスク直下における両側表層部分を横方向からエツ
チング除去する工程と、前記エツチングによって残った
前記多結晶半導体層の両側部分および前記絶縁膜を介し
て不純物イオンを前記半導体基板に注入する工程と、を
具える。
絶縁膜上に多結晶半導体層を形成する工程と、該多結晶
半導体層に不純物イオンを所定深さ注入する工程と、前
記多結晶半導体層のうち、パターニングされたマスクに
よってマスクされない部分をエツチング除去すると共に
当該マスク直下における両側表層部分を横方向からエツ
チング除去する工程と、前記エツチングによって残った
前記多結晶半導体層の両側部分および前記絶縁膜を介し
て不純物イオンを前記半導体基板に注入する工程と、を
具える。
発明の実施例
第２図（Ａ）〜（Ｇ）は本発明にかかる半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
第２図（Ａ）に示すように高温酸化雰囲気においてＰ形
Ｓｉ半導体基板１１−１−に酸化膜（Ｓｉ０２） １２
を形成し、ついで第２図（Ｂ）に示すように、その上に
例えば厚さ４０００人の多結晶シリコン（Ｐ−３ｉ）層
１３を例えばＣＶＤ法によって形成し、そこに、イオン
注入法によって例えばリン（Ｐ）を注入する。このイオ
ン注入は複数の異なった加速電圧、例えば２００ＫｅＶ
および５０ＫｅＶを使用して行なう。
Ｓｉ半導体基板１１−１−に酸化膜（Ｓｉ０２） １２
を形成し、ついで第２図（Ｂ）に示すように、その上に
例えば厚さ４０００人の多結晶シリコン（Ｐ−３ｉ）層
１３を例えばＣＶＤ法によって形成し、そこに、イオン
注入法によって例えばリン（Ｐ）を注入する。このイオ
ン注入は複数の異なった加速電圧、例えば２００ＫｅＶ
および５０ＫｅＶを使用して行なう。
これによって、Ｐ−Ｓｉ層１３の表面から所定深さく例
えば３０００人）までＰが所定濃度でまんべんなく注入
される。
えば３０００人）までＰが所定濃度でまんべんなく注入
される。
ついで第２図（Ｃ）に示すようにその上にホトレジス）
１４を塗布し、ついで第２図（Ｄ）に示すようにホトレ
ジスト１４にゲート電極領域を残すようなパターンをホ
トリソグラフィーによって形成する。
１４を塗布し、ついで第２図（Ｄ）に示すようにホトレ
ジスト１４にゲート電極領域を残すようなパターンをホ
トリソグラフィーによって形成する。
ついで第２図（Ｅ）に示すようにエツチングによってＰ
−Ｓｉ層１３を選択的に除去してゲート領域層１３Ａを
形成する。この際、Ｐ−９ｉ層１３の表面から所定深さ
までは前記Ｐのイオン注入によってその組織がダメージ
を受けていることから、それより深い部分よりもエツチ
ング速度が速く、したがって、パターニングされてホト
レジスト１４がその」二にないＰ−Ｓｉ層部分が最後ま
でエツチングされたときには、パターニングされたホト
レジス）１４の直下のゲート領域層１３Ａの両側上部（
例えば表面から３０００人の深さ）はホトレジスト１４
があるにも力）かわらず横方向にエツチングされる。
−Ｓｉ層１３を選択的に除去してゲート領域層１３Ａを
形成する。この際、Ｐ−９ｉ層１３の表面から所定深さ
までは前記Ｐのイオン注入によってその組織がダメージ
を受けていることから、それより深い部分よりもエツチ
ング速度が速く、したがって、パターニングされてホト
レジスト１４がその」二にないＰ−Ｓｉ層部分が最後ま
でエツチングされたときには、パターニングされたホト
レジス）１４の直下のゲート領域層１３Ａの両側上部（
例えば表面から３０００人の深さ）はホトレジスト１４
があるにも力）かわらず横方向にエツチングされる。
ついで第２図（Ｆ）に示すように残ったホトレジスト１
４を除去し、ついで第２図ＣＧ）に示すようにイオン注
入法（例えば加速電圧： ２００ ＫｅＶ）によってゲ
ート領域層１３ＡをマスクとしてＳｉ半導体基板１１に
酸化膜１２を介してヒ素（Ａｓ）を注入し、Ｓｉ半導体
基板ｌｌ上にｎ゛拡散層からなるソース領域１６とドレ
イン領域１７とをセルファラインで形成する。この際、
ゲート領域層１３Ａの両側部分（例えば１０００人厚の
部分）および酸化膜１２を介してその直下のＳｉ半導体
基板１１にＡｓが注入されてソース領域１６およびドレ
イン領域１７に続くようにｎ拡散層からなる低濃度領域
１８．１９が形成される。この低濃度領域１８．１９の
深さはソースおよびドレイン領域１８．１７のそれに比
べて、ゲート領域層１３Ａの両側部分の厚さに対応して
イオン注入のエネルギーが減小した分だけ浅くなり、し
かも、ドーズ量も減小して低濃度となる。そして、周知
の気相成長法により、シリコン酸化膜等を堆積し、不純
物の活性化を行なった後、所望のコンタクト孔を開口し
、 ＡＭ配線を形成してＭＯＳ ＦＥＴを形成する。
４を除去し、ついで第２図ＣＧ）に示すようにイオン注
入法（例えば加速電圧： ２００ ＫｅＶ）によってゲ
ート領域層１３ＡをマスクとしてＳｉ半導体基板１１に
酸化膜１２を介してヒ素（Ａｓ）を注入し、Ｓｉ半導体
基板ｌｌ上にｎ゛拡散層からなるソース領域１６とドレ
イン領域１７とをセルファラインで形成する。この際、
ゲート領域層１３Ａの両側部分（例えば１０００人厚の
部分）および酸化膜１２を介してその直下のＳｉ半導体
基板１１にＡｓが注入されてソース領域１６およびドレ
イン領域１７に続くようにｎ拡散層からなる低濃度領域
１８．１９が形成される。この低濃度領域１８．１９の
深さはソースおよびドレイン領域１８．１７のそれに比
べて、ゲート領域層１３Ａの両側部分の厚さに対応して
イオン注入のエネルギーが減小した分だけ浅くなり、し
かも、ドーズ量も減小して低濃度となる。そして、周知
の気相成長法により、シリコン酸化膜等を堆積し、不純
物の活性化を行なった後、所望のコンタクト孔を開口し
、 ＡＭ配線を形成してＭＯＳ ＦＥＴを形成する。
発明の詳細
な説明したように本発明によれば簡単な製造工程で高い
集積密度の得られる半導体装置を製造することができる
。
集積密度の得られる半導体装置を製造することができる
。
第１図（Ａ）〜（Ｊ）は従来の半導体装置の製造工程の
一例を示す断面図、第２図（Ａ）〜（Ｇ）は本発明にか
かる半導体装置の製造工程の一例を示す断面図である。 ｌ・・・導体、基板、２，１２・・・酸化膜（Ｓｉ０２
）、３，１３・・・多結晶シリコン（Ｐ−９ｉ）層、３
Ａ、１３Ａ・・・ゲート領域層、４．１４・・・ホトレ
ジスト、５・・・タングステン膜、６．１６・・・ソー
ス領域、７，１７・・・ドレイン領域、８・・・ｎ拡散
層、１１・・・ｐ形Ｓｉ半導体基板、１８．１９・・・
低濃度領域。 手続補正書 昭和６０年３月２０日 特許庁長官 志 賀 学 殿 １、事件の表示 特願昭１３０−３２８４８号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 富士写真フィルム株式会社 ４、代理人 住所〒１０５ 東京都港区虎ノ門２丁目３番２２号 ６、補正の対象 明細書の「４、図面の簡単な説明」の欄７、補正の内容 明細書第９頁第６行目の「導体基板」を「ｐ形半導体基
板」に訂正する。
一例を示す断面図、第２図（Ａ）〜（Ｇ）は本発明にか
かる半導体装置の製造工程の一例を示す断面図である。 ｌ・・・導体、基板、２，１２・・・酸化膜（Ｓｉ０２
）、３，１３・・・多結晶シリコン（Ｐ−９ｉ）層、３
Ａ、１３Ａ・・・ゲート領域層、４．１４・・・ホトレ
ジスト、５・・・タングステン膜、６．１６・・・ソー
ス領域、７，１７・・・ドレイン領域、８・・・ｎ拡散
層、１１・・・ｐ形Ｓｉ半導体基板、１８．１９・・・
低濃度領域。 手続補正書 昭和６０年３月２０日 特許庁長官 志 賀 学 殿 １、事件の表示 特願昭１３０−３２８４８号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 富士写真フィルム株式会社 ４、代理人 住所〒１０５ 東京都港区虎ノ門２丁目３番２２号 ６、補正の対象 明細書の「４、図面の簡単な説明」の欄７、補正の内容 明細書第９頁第６行目の「導体基板」を「ｐ形半導体基
板」に訂正する。
Claims (1)
- 【特許請求の範囲】 半導体基板上に絶縁膜を形成する工程と、 該絶縁膜上に多結晶半導体層を形成する工程と、 該多結晶半導体層に不純物イオンを所定深さ注入する工
程と、 前記多結晶半導体層のうち、パターニングされたマスク
によってマスクされない部分をエッチング除去すると共
に当該マスク直下における両側表層部分を横方向からエ
ッチング除去する工程と、前記エッチングによって残っ
た前記多結晶半導体層の両側部分および前記絶縁膜を介
して不純物イオンを前記半導体基板に注入する工程と、
を具えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60032848A JPS61193452A (ja) | 1985-02-22 | 1985-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60032848A JPS61193452A (ja) | 1985-02-22 | 1985-02-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61193452A true JPS61193452A (ja) | 1986-08-27 |
Family
ID=12370248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60032848A Pending JPS61193452A (ja) | 1985-02-22 | 1985-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61193452A (ja) |
-
1985
- 1985-02-22 JP JP60032848A patent/JPS61193452A/ja active Pending
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