JPS61196577A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61196577A JPS61196577A JP60036885A JP3688585A JPS61196577A JP S61196577 A JPS61196577 A JP S61196577A JP 60036885 A JP60036885 A JP 60036885A JP 3688585 A JP3688585 A JP 3688585A JP S61196577 A JPS61196577 A JP S61196577A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- source
- diffusion layer
- gate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート型電界効果トランジスタを有する
半導体装置に関し、特にゲート長が１μｍ以下の微細な
絶縁ゲート型電界効果トランジスタを有する半導体装置
に関する。
半導体装置に関し、特にゲート長が１μｍ以下の微細な
絶縁ゲート型電界効果トランジスタを有する半導体装置
に関する。
第２図は、従来の絶縁ゲート電界効果トランジスタ（以
下ＭＯＳトランジスタを記す）の断面図である。従来の
ＭＯＳ）ランジスタは、 −４１ｔｍの半導体基板２０
１にフィールド酸化膜９０２’を形成し、ゲート酸化膜
２０３上に形成したゲート電極２０４にセルファライン
でソース・ドレイン拡散層が、半導体基板２０１の中に
形成されていた。
下ＭＯＳトランジスタを記す）の断面図である。従来の
ＭＯＳ）ランジスタは、 −４１ｔｍの半導体基板２０
１にフィールド酸化膜９０２’を形成し、ゲート酸化膜
２０３上に形成したゲート電極２０４にセルファライン
でソース・ドレイン拡散層が、半導体基板２０１の中に
形成されていた。
上述した従来のＭＯＳ）ランジスタは、ソース・ドレイ
ン拡散層２０５が、ゲート′電極２０４下に横方向に拡
散し、ＭＯＳトランジスタのチャネル艮は、ゲート電極
長より、拡散層の深さの２倍はど短かくなり、ゲー１”
Ｋ極長を短かくした場合。
ン拡散層２０５が、ゲート′電極２０４下に横方向に拡
散し、ＭＯＳトランジスタのチャネル艮は、ゲート電極
長より、拡散層の深さの２倍はど短かくなり、ゲー１”
Ｋ極長を短かくした場合。
パンチスルーを起こしゃすくなり、ゲート電極長を短か
くすることが出来なかった。この問題全解決するために
は、ソース・ドレイン拡散層の深さを浅くすれば良いが
、拡散層深さを浅くすれば、層抵抗が増大し、ＭＯＳ）
ランジスタの特性を劣化させるという欠点がある。
くすることが出来なかった。この問題全解決するために
は、ソース・ドレイン拡散層の深さを浅くすれば良いが
、拡散層深さを浅くすれば、層抵抗が増大し、ＭＯＳ）
ランジスタの特性を劣化させるという欠点がある。
この発明は、−導電型の半導体基板上に形成されたゲー
ト電極と、後にソース・ドレインに領域となる前記半導
体基板に接してゲート酸化膜面より、上部に形成された
逆導電型の不純物を添加した半導体層又は高融点金属の
シリサイド層とを有することを％敵とする。
ト電極と、後にソース・ドレインに領域となる前記半導
体基板に接してゲート酸化膜面より、上部に形成された
逆導電型の不純物を添加した半導体層又は高融点金属の
シリサイド層とを有することを％敵とする。
矢に図ＩｆＮヲ参照しながら、この発明の一実施例につ
いて説明する。この実施例はＭＯＳトランジスタを有す
る半導体装置に関する。
いて説明する。この実施例はＭＯＳトランジスタを有す
る半導体装置に関する。
第１図（ａ）〜（Ｃ）にこの発明の実施例の断面図を示
す。
す。
第１図（ａ）：Ｎｍシリコン基板１０１の不活性領域に
１μｍのフィールド酸化膜１０２を成長し活性領域には
２ｏｏＡのゲート酸化膜１０３を成長させる。その上に
多結晶シリコンのゲート電極１０４を形成し、その表面
に酸化膜１０５４５０ＯＡ成長させ、ソース・ドレイン
領域１０６のシリコ／基板面を露出させる。
１μｍのフィールド酸化膜１０２を成長し活性領域には
２ｏｏＡのゲート酸化膜１０３を成長させる。その上に
多結晶シリコンのゲート電極１０４を形成し、その表面
に酸化膜１０５４５０ＯＡ成長させ、ソース・ドレイン
領域１０６のシリコ／基板面を露出させる。
＠１図（ｂ）−次に、ソース・ド・イン領域１０６に選
択的にシリコン層１０７ｆｔ３０００Ａ成長し、次にポ
ロン７Ｊ−５Ｘ １０ ” ”ｃｉ ” イオン注入
し、Ｐ製不純物拡散層１０８を形成し、時には図示して
いないが高融点金属膜を被着しては高融点シリサイド層
ｔ−表面に形成する。
択的にシリコン層１０７ｆｔ３０００Ａ成長し、次にポ
ロン７Ｊ−５Ｘ １０ ” ”ｃｉ ” イオン注入
し、Ｐ製不純物拡散層１０８を形成し、時には図示して
いないが高融点金属膜を被着しては高融点シリサイド層
ｔ−表面に形成する。
第１図（Ｃ）：仄に層間膜」０９を５０００＾成長し、
アルミニウム電極１１０によシ、ソース・ドレイン拡散
層とのコンタクトを取って完成する。
アルミニウム電極１１０によシ、ソース・ドレイン拡散
層とのコンタクトを取って完成する。
以上説明したように、本発明は、ソース・ドレイン拡散
層が、ゲート酸化膜面よりも上にあるため、ゲート電極
下への拡散層の拡がりか抑えられ、短チヤネル効果を起
こすことな（、また拡散層の層抵抗を増大させることな
く、ゲート電極長を短かくすることが出来る。したがっ
て、集積度の向上した。そして、信頼性の高い半導体装
置を得ることが出来る。
層が、ゲート酸化膜面よりも上にあるため、ゲート電極
下への拡散層の拡がりか抑えられ、短チヤネル効果を起
こすことな（、また拡散層の層抵抗を増大させることな
く、ゲート電極長を短かくすることが出来る。したがっ
て、集積度の向上した。そして、信頼性の高い半導体装
置を得ることが出来る。
第１図（ａＪ〜ＦＣｏｒｉこの発明の一実施例の断面図
であり、第２図は従来のＭＯ８Ｉ−ランジスタの断面図
である。 １０１・・・・・・Ｎ型シリコン基板、１０２・・・・
・・フィールド酸化膜、１０３・・・・・・ゲート酸化
膜、１０４・・・・・・ゲート′屯極、１０５・・・・
−・酸化膜、１０６・・・・・・ソース・ドレイン領域
、１０７・・・・・−シリコン層。 １０８・・・・・・Ｐ型不純拡散層、１０９・・・・・
・層間膜。 １１０・・・・・・アルミニウム電極、２０１・・・・
・−半導体基板、２０２・・・・・・フィールド酸化膜
、２０３・・・・・・ゲート酸化膜、２０４・・・・・
・ゲート電極、２０５・・・・・・ソース・ドレイン拡
散層、２０６・・・・・・層間膜、２０７・・・・・・
アルミニウム電極。 皿 ”・＼
であり、第２図は従来のＭＯ８Ｉ−ランジスタの断面図
である。 １０１・・・・・・Ｎ型シリコン基板、１０２・・・・
・・フィールド酸化膜、１０３・・・・・・ゲート酸化
膜、１０４・・・・・・ゲート′屯極、１０５・・・・
−・酸化膜、１０６・・・・・・ソース・ドレイン領域
、１０７・・・・・−シリコン層。 １０８・・・・・・Ｐ型不純拡散層、１０９・・・・・
・層間膜。 １１０・・・・・・アルミニウム電極、２０１・・・・
・−半導体基板、２０２・・・・・・フィールド酸化膜
、２０３・・・・・・ゲート酸化膜、２０４・・・・・
・ゲート電極、２０５・・・・・・ソース・ドレイン拡
散層、２０６・・・・・・層間膜、２０７・・・・・・
アルミニウム電極。 皿 ”・＼
Claims (1)
- 一導電型の半導体基板上に形成されたゲート電極と、
ソース・ドレイン拡散層となる前記半導体基板に接して
ゲート酸化膜面より上部に形成された逆導電型の不純物
を添加した半導体層又は高融点金属シリサイド層とを有
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036885A JPS61196577A (ja) | 1985-02-26 | 1985-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036885A JPS61196577A (ja) | 1985-02-26 | 1985-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196577A true JPS61196577A (ja) | 1986-08-30 |
Family
ID=12482229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60036885A Pending JPS61196577A (ja) | 1985-02-26 | 1985-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291861B1 (en) | 1998-06-30 | 2001-09-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for producing the same |
| US6825528B2 (en) | 2000-01-07 | 2004-11-30 | Sharp Kabushiki Kaisha | Semiconductor device, method of manufacture thereof, and information processing device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184765A (ja) * | 1982-04-23 | 1983-10-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59115562A (ja) * | 1982-12-22 | 1984-07-04 | Toshiba Corp | Ｍｏｓｆｅｔの製造方法 |
-
1985
- 1985-02-26 JP JP60036885A patent/JPS61196577A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184765A (ja) * | 1982-04-23 | 1983-10-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59115562A (ja) * | 1982-12-22 | 1984-07-04 | Toshiba Corp | Ｍｏｓｆｅｔの製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291861B1 (en) | 1998-06-30 | 2001-09-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for producing the same |
| US6515340B2 (en) | 1998-06-30 | 2003-02-04 | Sharp Kabushiki Kaisha | Semiconductor device |
| US6656799B2 (en) | 1998-06-30 | 2003-12-02 | Sharp Kabushiki Kaisha | Method for producing FET with source/drain region occupies a reduced area |
| US6825528B2 (en) | 2000-01-07 | 2004-11-30 | Sharp Kabushiki Kaisha | Semiconductor device, method of manufacture thereof, and information processing device |
| US7176526B2 (en) | 2000-01-07 | 2007-02-13 | Sharp Kabushiki Kaisha | Semiconductor device, method for producing the same, and information processing apparatus |
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