JPS58184765A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58184765A JPS58184765A JP57068192A JP6819282A JPS58184765A JP S58184765 A JPS58184765 A JP S58184765A JP 57068192 A JP57068192 A JP 57068192A JP 6819282 A JP6819282 A JP 6819282A JP S58184765 A JPS58184765 A JP S58184765A
- Authority
- JP
- Japan
- Prior art keywords
- film
- type semiconductor
- oxide film
- gate
- layer
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＆）発明の技術分野
本発明は半導体装置及びその良遣方法に係り、特にＭＩ
Ｓ型半導体装置及びその製造方法に関する○（ｂ）
技術の背景 近時ＭＯ８半導体ＩＣに於ては、その動作速度を向上せ
しめるためにチャネル長が極めて短くなシ、且つその集
積１ｆｔ−向上せしめるためにトランジスタ領域の面積
も極度に微小化されて米ている。
Ｓ型半導体装置及びその製造方法に関する○（ｂ）
技術の背景 近時ＭＯ８半導体ＩＣに於ては、その動作速度を向上せ
しめるためにチャネル長が極めて短くなシ、且つその集
積１ｆｔ−向上せしめるためにトランジスタ領域の面積
も極度に微小化されて米ている。
（ｅ） 従来技術と問題点
従来のＭＯＳト９ンジスタは通常第１図に示すような構
造を有してなっていた。同図に於て、１はｐ型シリコン
（Ｓｌ）基板、２はフィールド絶縁膜。
造を有してなっていた。同図に於て、１はｐ型シリコン
（Ｓｌ）基板、２はフィールド絶縁膜。
３はゲート酸化膜、４はＮ生型Ｓｔゲート電極、５はＮ
＋型ソース領域、６はＮ＋型ドレイン領域、７はりん珪
酸ガラス（ＰＳＧ）膜、８は電極窓、 ９はソース引出
し電極、１０はドレイン引出し電極。
＋型ソース領域、６はＮ＋型ドレイン領域、７はりん珪
酸ガラス（ＰＳＧ）膜、８は電極窓、 ９はソース引出
し電極、１０はドレイン引出し電極。
１１はチャネル領域、Ｌはチャネル長、Ｘｊはソースφ
ドレイン領域の接合深さを示す。
ドレイン領域の接合深さを示す。
このような従来構造に於ては、ソース・ドレイン領域５
．６がチャネル領域１１の（ｌ１１面に配設され、且つ
その深さＸｊも比較的深く（〉０．３（ｓｓａ））形成
される。そのためチャネル長しが１〔μｌ〕以下になる
と一般に知られる短チヤネル効果によって、ＭＯＳ ）
ランジスタの閾値磁圧ｖｔｈが急な下降カーブを画くＯ
従ってゲート電極４及びソース・ドレイン領域５，６の
形成寸法編差によるチャネル長の僅かな変化がｖｔｈを
変動せしめるので、該従来構造で均一な特性を有する高
速ＭＯ８）？ンジスタを形成することは極めて困難であ
った。
．６がチャネル領域１１の（ｌ１１面に配設され、且つ
その深さＸｊも比較的深く（〉０．３（ｓｓａ））形成
される。そのためチャネル長しが１〔μｌ〕以下になる
と一般に知られる短チヤネル効果によって、ＭＯＳ ）
ランジスタの閾値磁圧ｖｔｈが急な下降カーブを画くＯ
従ってゲート電極４及びソース・ドレイン領域５，６の
形成寸法編差によるチャネル長の僅かな変化がｖｔｈを
変動せしめるので、該従来構造で均一な特性を有する高
速ＭＯ８）？ンジスタを形成することは極めて困難であ
った。
上記短チヤネル効果はＸｊを浅くすることにより改善さ
れるが、従来構造に於てＸｊ會上記値より浅くした場合
ノース・ドレイン領域５．６のシート抵抗が高くなｐｌ
この面で素子特性が損なわれる０又上記従来構造に於て
は、ソース会ドレイン領域５．６上の絶縁膜例えばＰＳ
Ｇ膜７に電極窓８を形成し、該電極窓８を介してアル＜
ニクム（Ａｊ）等からなるソース引出し電極９及びドレ
イン引出し電極１０が形成される。そのため電極窓８形
成の際の位置合わせ誤差及びサイド・エツチング等を考
慮して、ゲート電極４と前記゛１極窓８の間隔は通常３
〔μ解〕程度以上もうける必要がある０従って索子領域
の面積が拡大し、素子の高集積化が妨げられるという問
題もあり九。
れるが、従来構造に於てＸｊ會上記値より浅くした場合
ノース・ドレイン領域５．６のシート抵抗が高くなｐｌ
この面で素子特性が損なわれる０又上記従来構造に於て
は、ソース会ドレイン領域５．６上の絶縁膜例えばＰＳ
Ｇ膜７に電極窓８を形成し、該電極窓８を介してアル＜
ニクム（Ａｊ）等からなるソース引出し電極９及びドレ
イン引出し電極１０が形成される。そのため電極窓８形
成の際の位置合わせ誤差及びサイド・エツチング等を考
慮して、ゲート電極４と前記゛１極窓８の間隔は通常３
〔μ解〕程度以上もうける必要がある０従って索子領域
の面積が拡大し、素子の高集積化が妨げられるという問
題もあり九。
（ｄ） 発明の目的
本発明の目的は、接合深さが殆んど０のソース・ドレイ
ン領域を有するＭＯＳトランジスタ及びその製造方法を
提供し、上記問題点を除去することにある。
：：・ （・）発明の構成 即ち本＠明は１１ｇ１４電型半導体基体上に、ゲート酸
化膜を介して設けられ且つ第２導電型半導体層からなる
ゲート電極と、第１導電塵半導体基体に直かに接し且つ
絶縁膜を介して該ゲート電極と電気的に隔離された、第
２導電型半導体層からなるソース領域及びドレイ／領域
が並設されてなることを特徴とする半導体装置、及び第
１導電蓋半導体基体上にゲート絶縁膜を形成し、該ゲー
ト絶縁膜上に、ゲート電極に対応するパターン形状を有
する酸化性材料パターンからなり、且つ上部に耐酸化膜
を有する仮設パターンを形成し、骸仮設パターンのｉｉ
ｌｌｌｉＫｍ化膜を形成し、耐酸化膜及び第１導電型半
導体基体上に表出しているゲート絶縁膜を除去し、前記
側面の酸化膜を壁状に残して前記仮設パターンを除去し
、前記壁状酸化膜の関及び両側に第２ｓｔｕ半導体層を
形成するととくより、前記ゲート酸化膜上に第２導電型
半導体層からなるグー）Ｋｍを、又第１導電盤半導体基
体の表出面上に前記ゲート電極と前記壁状酸化膜によっ
て電気的に隔離された第２導電型半導体層からなるソー
ス領域及びドレイン領域を形成する工と 程を有するこてを特徴とする半導体装置の製造方法に関
する４のである。
ン領域を有するＭＯＳトランジスタ及びその製造方法を
提供し、上記問題点を除去することにある。
：：・ （・）発明の構成 即ち本＠明は１１ｇ１４電型半導体基体上に、ゲート酸
化膜を介して設けられ且つ第２導電型半導体層からなる
ゲート電極と、第１導電塵半導体基体に直かに接し且つ
絶縁膜を介して該ゲート電極と電気的に隔離された、第
２導電型半導体層からなるソース領域及びドレイ／領域
が並設されてなることを特徴とする半導体装置、及び第
１導電蓋半導体基体上にゲート絶縁膜を形成し、該ゲー
ト絶縁膜上に、ゲート電極に対応するパターン形状を有
する酸化性材料パターンからなり、且つ上部に耐酸化膜
を有する仮設パターンを形成し、骸仮設パターンのｉｉ
ｌｌｌｉＫｍ化膜を形成し、耐酸化膜及び第１導電型半
導体基体上に表出しているゲート絶縁膜を除去し、前記
側面の酸化膜を壁状に残して前記仮設パターンを除去し
、前記壁状酸化膜の関及び両側に第２ｓｔｕ半導体層を
形成するととくより、前記ゲート酸化膜上に第２導電型
半導体層からなるグー）Ｋｍを、又第１導電盤半導体基
体の表出面上に前記ゲート電極と前記壁状酸化膜によっ
て電気的に隔離された第２導電型半導体層からなるソー
ス領域及びドレイン領域を形成する工と 程を有するこてを特徴とする半導体装置の製造方法に関
する４のである。
（ｆ） 発明の実施例
以下本発明を実施例について、第２図に示す一実施例の
断面構造図、及び第３図（イ）乃至−に示す一実施例の
工程断面図を用いて詳細に説明する。
断面構造図、及び第３図（イ）乃至−に示す一実施例の
工程断面図を用いて詳細に説明する。
本発明のＭＯＳｍ半導体装置は、例えば第２図に示すよ
うな構造を有している。
うな構造を有している。
同図に於て、２１はｐ型シリコン（Ｓｌ）基板、２２は
フィールド酸化膜、２３けゲート酸化膜、２６は酸化ア
ルミニウム（Ａ４０ｍ）膜、２８はＮ生型Ｓ１ソース領
域、２９はＮ＋型ｓｉ ドレイン領域、３０はＮ＋１Ｍ
Ｓ ｉゲート電極、３１Ｆｉりん珪酸ガラス（ＰＳＧ
）絶縁膜、３３はソース配線、３４はドレイン配線を示
す。
フィールド酸化膜、２３けゲート酸化膜、２６は酸化ア
ルミニウム（Ａ４０ｍ）膜、２８はＮ生型Ｓ１ソース領
域、２９はＮ＋型ｓｉ ドレイン領域、３０はＮ＋１Ｍ
Ｓ ｉゲート電極、３１Ｆｉりん珪酸ガラス（ＰＳＧ
）絶縁膜、３３はソース配線、３４はドレイン配線を示
す。
上記本発明の構造を有するＭＯＳ型半導体へ声を形成す
るに際しては、例えば第３図（イ）に示すようＫｐｍシ
リコン（Ｓｌ）基板２１上に通常の選択酸化法（ＬＯＧ
Ｏ８）によって素子形成領域面ｔ−嵌出するフィールド
改化膜２２を形成し、次いで熱酸化によりＳＬ基板２１
の素子形成領域面に５００（Ｘ）程度の通常厚さのゲー
ト酸化膜２３を形成する。
るに際しては、例えば第３図（イ）に示すようＫｐｍシ
リコン（Ｓｌ）基板２１上に通常の選択酸化法（ＬＯＧ
Ｏ８）によって素子形成領域面ｔ−嵌出するフィールド
改化膜２２を形成し、次いで熱酸化によりＳＬ基板２１
の素子形成領域面に５００（Ｘ）程度の通常厚さのゲー
ト酸化膜２３を形成する。
次いで蒸着法等により該主面上に、酸化性を有する材料
例えば５ｏｏｏ〔ｉ：＋ｓ度の厚さのアルミニウム（Ａ
ｔ）層を形成し、次いで通常の化学気相成長（ＣＶＤ
）法にヨシ該Ａｔ層上に厚さ１０００（Ａ）程度の耐酸
化膜例えば窒化シリコン（ＳｉｓＮＪ膜を形成する。次
いで通常のりアクティブΦイオンエツチング法によりＳ
ｉ ＠ Ｎａ ｌｉｌ及びＡ４／ｉ！ｔ−順次所定の
幅にパターンニングして、上部にＳ ｌ ｓ Ｎ４耐酸
化膜２４を有するＡｔ仮設パターン２５を形成する０次
いでＳ ｉ 、Ｎ４耐酸化膜２４をマスクにしてＡｔ仮
設パターン２５の１１１１１ｉＴを、通常用いられる温
水酸化、プラズマ酸化、陽極酸化等所望の方法によ〉選
択的に酸化して、第３図（ロ）に示すようにＡＡ仮設パ
ターン２５の一面に例えば３０００〜５０００（Ｘ）程
度の厚さの酸化アルミニウム（＊ｈｏｓ）膜２６を形成
する。なお前記Ａ ｔｔ ｏｎ膜２６を含んだ仮設バ１
、： ターンの輪が、素子完成時のゲート長になる０従って前
工程に於てパターンニングする際ムＬ仮設パターン２５
の暢は、前記酸化による増加を見込んでその分だけゲー
ト長よシ狭くパターンニングして置かねばならない。
例えば５ｏｏｏ〔ｉ：＋ｓ度の厚さのアルミニウム（Ａ
ｔ）層を形成し、次いで通常の化学気相成長（ＣＶＤ
）法にヨシ該Ａｔ層上に厚さ１０００（Ａ）程度の耐酸
化膜例えば窒化シリコン（ＳｉｓＮＪ膜を形成する。次
いで通常のりアクティブΦイオンエツチング法によりＳ
ｉ ＠ Ｎａ ｌｉｌ及びＡ４／ｉ！ｔ−順次所定の
幅にパターンニングして、上部にＳ ｌ ｓ Ｎ４耐酸
化膜２４を有するＡｔ仮設パターン２５を形成する０次
いでＳ ｉ 、Ｎ４耐酸化膜２４をマスクにしてＡｔ仮
設パターン２５の１１１１１ｉＴを、通常用いられる温
水酸化、プラズマ酸化、陽極酸化等所望の方法によ〉選
択的に酸化して、第３図（ロ）に示すようにＡＡ仮設パ
ターン２５の一面に例えば３０００〜５０００（Ｘ）程
度の厚さの酸化アルミニウム（＊ｈｏｓ）膜２６を形成
する。なお前記Ａ ｔｔ ｏｎ膜２６を含んだ仮設バ１
、： ターンの輪が、素子完成時のゲート長になる０従って前
工程に於てパターンニングする際ムＬ仮設パターン２５
の暢は、前記酸化による増加を見込んでその分だけゲー
ト長よシ狭くパターンニングして置かねばならない。
次いで熱９ん酸（Ｈｓ Ｐ ０４ ）で５ｉｌＮ４耐酸
化膜２４を、ふつ化アンモノ（ＮＨ４Ｆ）＋ぶつ酸（Ｈ
Ｆ）系の液により仮設パターンの側方に表出しているゲ
ート酸化膜２３を選択的にエツチング除去して、第３図
（ハ）に示すように、Ａｔ０ｉ設パタ一ン２５Ω上面及
び仮設パターン側方のｐ型Ｓｉ基板２１を表出させる。
化膜２４を、ふつ化アンモノ（ＮＨ４Ｆ）＋ぶつ酸（Ｈ
Ｆ）系の液により仮設パターンの側方に表出しているゲ
ート酸化膜２３を選択的にエツチング除去して、第３図
（ハ）に示すように、Ａｔ０ｉ設パタ一ン２５Ω上面及
び仮設パターン側方のｐ型Ｓｉ基板２１を表出させる。
なお上記Ｓ ｉ ｓ Ｎ４耐酸化膜２４及びゲート酸化
膜２３に除去はドライ・エツチング法で行っても良い。
膜２３に除去はドライ・エツチング法で行っても良い。
父順序はいずれが先でもさしつかえない。
次いで水酸化カリウム（ＫＯ）（）液、塩酸（ＨＣｔ）
。
。
りん酸（ＨＪＰＯ４）等からなる通常のアルミニウムの
エツチング液を用いＡｔ仮設パターン２５を俗解除去し
て、第２図（ハ）に示すように５０００（ＪＬ）５度の
高さを有し、厚さ３０００〜５ｏｏｏ（Ｘ）程度の壁状
のＡｔ＊Ｏｓ膜２６を膜部６に有するゲート酸化膜２３
ｔ ｉｔ ｔ ６ ｏ””″ 次いで１０（Ｔｏｒｒ）程度に減圧したモノシラン（Ｓ
ｉｌ（、）中で１ｏｏｏ（ｃ）程度の温度で行う通常の
高温気相成長法によシ、第３図（ホ）Ｋ示すように、該
主面上に前記壁状１４０ｍ膜２６の上部のみが表出され
る厚さ例えば５ｏｏｏ（Ａ）程度のノンドープＳｔ層２
７′を形成する。なおこの気相成長に於て幅の甑めて狭
い壁状Ａｔ、０．膜２６の上面にはＳ１層２７は堆積さ
れず、Ａ４０１編２６の間に挾まれたゲート酸化膜２３
上、ゲート酸化膜２３＠方に表出するｐ 型Ｓ ｉ基板
２１上及びフィールド酸化膜２２上に堆積する。
エツチング液を用いＡｔ仮設パターン２５を俗解除去し
て、第２図（ハ）に示すように５０００（ＪＬ）５度の
高さを有し、厚さ３０００〜５ｏｏｏ（Ｘ）程度の壁状
のＡｔ＊Ｏｓ膜２６を膜部６に有するゲート酸化膜２３
ｔ ｉｔ ｔ ６ ｏ””″ 次いで１０（Ｔｏｒｒ）程度に減圧したモノシラン（Ｓ
ｉｌ（、）中で１ｏｏｏ（ｃ）程度の温度で行う通常の
高温気相成長法によシ、第３図（ホ）Ｋ示すように、該
主面上に前記壁状１４０ｍ膜２６の上部のみが表出され
る厚さ例えば５ｏｏｏ（Ａ）程度のノンドープＳｔ層２
７′を形成する。なおこの気相成長に於て幅の甑めて狭
い壁状Ａｔ、０．膜２６の上面にはＳ１層２７は堆積さ
れず、Ａ４０１編２６の間に挾まれたゲート酸化膜２３
上、ゲート酸化膜２３＠方に表出するｐ 型Ｓ ｉ基板
２１上及びフィールド酸化膜２２上に堆積する。
次いで第３図（へ）に示すように、前記ＳｉｔνＫ例え
ば１５０（ＫｅＶ）４Ｘ１０”（ａｔｍ／ａｊ）’Ｎ度
の注入条件でひ素イオン（Ａｓ”）を高濃度に注入した
後、１０５０（Ｃ〕−３０（分〕程度のアニール処理を
施して前記ｓｉ層を、１０” Ｃａ ｔｍ／ｃｄ ）程
度の高Ａｓ（４１度を有し、高′亀気伝導率を有するＮ
＋＋Ｓ１層２７とする。なお上記アニール処理はこの時
点で行わず、後工程に於てりん珪酸ガラス（Ｐ８Ｇ）膜
に形成したコンタクト怒の側面をリフローするＩＩＫ同
時に行われるのが一収的であるが、説明の都合上本夷鵬
しリに於ては上６己時点でアニール処理を行っている。
ば１５０（ＫｅＶ）４Ｘ１０”（ａｔｍ／ａｊ）’Ｎ度
の注入条件でひ素イオン（Ａｓ”）を高濃度に注入した
後、１０５０（Ｃ〕−３０（分〕程度のアニール処理を
施して前記ｓｉ層を、１０” Ｃａ ｔｍ／ｃｄ ）程
度の高Ａｓ（４１度を有し、高′亀気伝導率を有するＮ
＋＋Ｓ１層２７とする。なお上記アニール処理はこの時
点で行わず、後工程に於てりん珪酸ガラス（Ｐ８Ｇ）膜
に形成したコンタクト怒の側面をリフローするＩＩＫ同
時に行われるのが一収的であるが、説明の都合上本夷鵬
しリに於ては上６己時点でアニール処理を行っている。
父上記Ｎ＋型８１層２７は酸化膜上で公知のように多結
晶層となるが、特に暎結晶化する必要はない。
晶層となるが、特に暎結晶化する必要はない。
次いで第３図（ト）に示すように、通常のフォト・エツ
チング方法により前記Ｎ＋型型置１層７のパターンニン
グを行って、Ｎ＋型型置ｌノース領域２８びＮ＋型Ｓｔ
ドレイン領域２９を形成する。捷＃ゲなおゲート酸化［
２３上に前記ソース領域２８及３０となる。
チング方法により前記Ｎ＋型型置１層７のパターンニン
グを行って、Ｎ＋型型置ｌノース領域２８びＮ＋型Ｓｔ
ドレイン領域２９を形成する。捷＃ゲなおゲート酸化［
２３上に前記ソース領域２８及３０となる。
以下通常の方法に従って第３図（イ）に示すように、該
主面上にＰＳＧ絶縁膜３１を形成し、該ＰＳＧ絶縁膜３
１にコンタクトｇ３２ｔ−形成し、該コンタクト窓３２
１ｉ１１面のりフロー処理を行った後、Ａｔ等からなる
ソース配線３３及びドレイン配線３４等を形成する。そ
して図示しないが該主面上にカバー絶縁膜の形成等がな
されて、本発明のＭＯ８瀝半導体装置が提供される。
主面上にＰＳＧ絶縁膜３１を形成し、該ＰＳＧ絶縁膜３
１にコンタクトｇ３２ｔ−形成し、該コンタクト窓３２
１ｉ１１面のりフロー処理を行った後、Ａｔ等からなる
ソース配線３３及びドレイン配線３４等を形成する。そ
して図示しないが該主面上にカバー絶縁膜の形成等がな
されて、本発明のＭＯ８瀝半導体装置が提供される。
第３図’（ｒ）ｔｉＮ”型５ｔ７−ｘ領域２８及びＮ”
ｍＳ１ドレイン領域３４をフィールド酸化膜２２上に長
く引き出し、これを引出し電極配線に利用する構造を示
したもので、図中の各記号は第３図（イ）と同一領域を
表わしている。
ｍＳ１ドレイン領域３４をフィールド酸化膜２２上に長
く引き出し、これを引出し電極配線に利用する構造を示
したもので、図中の各記号は第３図（イ）と同一領域を
表わしている。
（ｇ） 発明の効果
上記実施例に示した方法により形成され九本発明の構造
を有するＭＯ８型半導体装置に於ては、ソース及びドレ
イン領域が半導体基体上にゲートと並設されるので、短
チヤネル効果に利くノース・ドレイン領域の接合深さが
０になる。
を有するＭＯ８型半導体装置に於ては、ソース及びドレ
イン領域が半導体基体上にゲートと並設されるので、短
チヤネル効果に利くノース・ドレイン領域の接合深さが
０になる。
従って本発明によれば、チャネル長が〔μ−〕以下の高
速”ＭＯＳ）ランジスタに於ても、閾値電圧ｖｔｈが低
下することがない。
速”ＭＯＳ）ランジスタに於ても、閾値電圧ｖｔｈが低
下することがない。
又本発明によれば・グー１電価也機能を兼ね備えたノー
へ・ドレイ・領域と茹−い絶縁膜を介してセルファライ
ンされるので、素子面積を縮小することができる。
へ・ドレイ・領域と茹−い絶縁膜を介してセルファライ
ンされるので、素子面積を縮小することができる。
以上の説明から明らかなように、本発明はＭＯ８ＩＣの
高速ｅ高集積化に有効である。
高速ｅ高集積化に有効である。
なお前記実施例の方法に於て、ゲート電極に対応する仮
設パターンは、アルミニウム等の金属材料に限らず、シ
リコン等の半導体材料で形成することもできる。
設パターンは、アルミニウム等の金属材料に限らず、シ
リコン等の半導体材料で形成することもできる。
第１図は従来のＭＯＳ）ｊンジスタの断面図、方法に於
ける一実施例の工程断面図である。 図に於て、２１はｐ型シリコン基板、 ２２はフィール
ド酸化膜、２３はゲート酸化膜、２４は窒化シリコン耐
酸化膜、２５はアルミニウム仮設パターン、２６は酸化
アルミニウム膜、２７′はＮ＋型シリコンノｄ＊ ２
７はＮ＋型シリコン／Ｌ ２１ｊＮ＋型シＩＪ ｗン
・ソース領域、・、、２９はＮ＋壓シリコン・：・ ドレイン領域、３０はＮ＋型シリコン・ゲート電極。 ３１はりん珪酸ガラス絶縁膜、３２はコンタクト窓、３
３はンース配−９３４はドレイン配線を示す。 １１言和 （１月 日 ５７．８．１’？ １°１１（１σ）／そ示 ！］１゛汗１仝りｊｌ 持１．′１顆第 ｔ？／９２ｇ
２、 ４Ｈ） ＩＩＢＩ ＋＋１ ）’ｌ ’、’ｌ
半￥Ｆ”＃Ｌ””’ｆ”Ｖ 五メ；＠１、 １市
１： ター１−、Ｌ□ｊ１ｉ ｊｌ： 、ｋ （＋
−１閏′９１１５．；゛ｒ出４ｊ：）＼ｉ上所 神；７
川県川ｆ＋；ｉ巾中ｊノ；ミ１メ」４・Ｊ・ＩＩＩ中１
０１５番地（５２２） ？’ｌ ！’＋富１：通株式会
社８）ｌｆｌｌｌｌり内８ 別Ｍ ノ通’） ＝＝
ｒ−′１（ １）本願明細−第す頁第３〜４行目「第３図（イ）乃至
工程ｉ１ｔＭ］凶」とあるのを、「第３図（イ）
乃至（イ）に示す工程ＩｔｌＴ而図と面４図に示すその
変形例」と補正する。 ２）同第１１１μ行目「第３図（チリ」とあるのを「第
４図」と補正する。 ３）同第１２頁第９〜１０行目「第３図（イ）乃至・一
工程断面図である。」とあるのを「第３図（２）乃至（
力は本発明の方法に於ける一実施例の工程断（８）図、
第４図はその変形例である。」と補正する。 ４）本願図面の第３図（チ′）を削除する。 ５）本願図面として別添の第４図を追加する。
ける一実施例の工程断面図である。 図に於て、２１はｐ型シリコン基板、 ２２はフィール
ド酸化膜、２３はゲート酸化膜、２４は窒化シリコン耐
酸化膜、２５はアルミニウム仮設パターン、２６は酸化
アルミニウム膜、２７′はＮ＋型シリコンノｄ＊ ２
７はＮ＋型シリコン／Ｌ ２１ｊＮ＋型シＩＪ ｗン
・ソース領域、・、、２９はＮ＋壓シリコン・：・ ドレイン領域、３０はＮ＋型シリコン・ゲート電極。 ３１はりん珪酸ガラス絶縁膜、３２はコンタクト窓、３
３はンース配−９３４はドレイン配線を示す。 １１言和 （１月 日 ５７．８．１’？ １°１１（１σ）／そ示 ！］１゛汗１仝りｊｌ 持１．′１顆第 ｔ？／９２ｇ
２、 ４Ｈ） ＩＩＢＩ ＋＋１ ）’ｌ ’、’ｌ
半￥Ｆ”＃Ｌ””’ｆ”Ｖ 五メ；＠１、 １市
１： ター１−、Ｌ□ｊ１ｉ ｊｌ： 、ｋ （＋
−１閏′９１１５．；゛ｒ出４ｊ：）＼ｉ上所 神；７
川県川ｆ＋；ｉ巾中ｊノ；ミ１メ」４・Ｊ・ＩＩＩ中１
０１５番地（５２２） ？’ｌ ！’＋富１：通株式会
社８）ｌｆｌｌｌｌり内８ 別Ｍ ノ通’） ＝＝
ｒ−′１（ １）本願明細−第す頁第３〜４行目「第３図（イ）乃至
工程ｉ１ｔＭ］凶」とあるのを、「第３図（イ）
乃至（イ）に示す工程ＩｔｌＴ而図と面４図に示すその
変形例」と補正する。 ２）同第１１１μ行目「第３図（チリ」とあるのを「第
４図」と補正する。 ３）同第１２頁第９〜１０行目「第３図（イ）乃至・一
工程断面図である。」とあるのを「第３図（２）乃至（
力は本発明の方法に於ける一実施例の工程断（８）図、
第４図はその変形例である。」と補正する。 ４）本願図面の第３図（チ′）を削除する。 ５）本願図面として別添の第４図を追加する。
Claims (2)
- （１）第１導電型半導体基体上に、ゲート酸化膜を介し
て設けられ且つ第２導電型半導体層からなるグー）１極
と、第１４電型半導体基体に直かに接し且つ絶縁膜を介
して該ゲート電極と電気的に隔離された第２導電型半導
体層からなるソース領域及びドレイン領域が並設されて
なること１に特徴とする半導体装置。 - （２）第１導′を型半導体基体上にゲート絶縁膜を形成
し、該ゲート絶縁膜上に、ゲート電極に対応するパター
ン形状を有する酸化性材料パターンからなり、且つ上部
に耐酸化膜を有する仮設パターンを形成し、該仮設パタ
ーンの＠ＩｆｉＫ酸化展を形成し、耐酸化膜及び第１導
電型半導体基体上ＫＷ出しているゲート絶ｆＩ＆膜を除
去し、前記側面の酸化膜を壁状に残して前記仮設パター
ンを除去し、前′、２壁状壁状膜化膜及び両＠に第２４
電型半導体層を形成することにより、前記ゲート酸化膜
上に第２導電型半導体層からなるグー）を他を、又第１
４′鴫盤半導体基体の表出面上に前記グー１を極と前記
壁状酸化膜によりて電気的に隔離された第２導電型半導
体ノーからなるソース領域及びドレイン領域を形成する
工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068192A JPS58184765A (ja) | 1982-04-23 | 1982-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068192A JPS58184765A (ja) | 1982-04-23 | 1982-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184765A true JPS58184765A (ja) | 1983-10-28 |
| JPH05851B2 JPH05851B2 (ja) | 1993-01-06 |
Family
ID=13366669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57068192A Granted JPS58184765A (ja) | 1982-04-23 | 1982-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61196577A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547883A (en) * | 1977-06-20 | 1979-01-20 | Nec Corp | Semiconductor device and its manufacture |
| JPS5745281A (en) * | 1980-07-08 | 1982-03-15 | Ibm | Method of producing field effect transistor |
| JPS58130569A (ja) * | 1982-01-28 | 1983-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58162064A (ja) * | 1982-03-23 | 1983-09-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1982
- 1982-04-23 JP JP57068192A patent/JPS58184765A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547883A (en) * | 1977-06-20 | 1979-01-20 | Nec Corp | Semiconductor device and its manufacture |
| JPS5745281A (en) * | 1980-07-08 | 1982-03-15 | Ibm | Method of producing field effect transistor |
| JPS58130569A (ja) * | 1982-01-28 | 1983-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58162064A (ja) * | 1982-03-23 | 1983-09-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61196577A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05851B2 (ja) | 1993-01-06 |
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