JPS61196616A - セレクタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 前段のインバータを含む２入力１出力のセレクタ２個の
出力を後段のセレクタの入力とするように複数個のセレ
クタを順次０段縦続に接続してなるｍ個の２ｎ入力１出
力セレクタ回路の対応する入力を並列に接続するととも
に各セレクタ回路の出力をそれぞれ独立に取り出すよう
にした２ｎ入力ｍ出力のセレクタ装置において、段数ｎ
が奇数のとき、各セレクタに用いられている論理ゲート
と同種の回路からなる付加回路を各セレクタ回路部の最
終段のセレクタの後段にそれぞれ付加して各付加回路か
ら出力を取り出すことによって各セレクタ回路内での入
力信号の反転回数が偶数回になるようにして、セレクタ
装置の入出力間の信号の波形歪が最小になるようにした
ものである。

〔産業上の利用分野〕

本発明は複数本の入力信号から１本の信号を選択して出
力するセレクタ装置に係り、特に符号化した画像信号等
の高速ディジタル信号を複数個並列に送受する回線にお
ける入出力間の回線切替を行う空間スイッチ等に用いら
れるセレクタ装置において、入出力間の信号の波形歪を
軽減したセレクタ装置に関するものである。

〔従来の技術〕

第３図は従来のセレクタ装置を示したものであって、２
ｎ本の信号入力端子１の信号は、ｍ個のセレクタ回路３
のそれぞれの２ｎ個の入力におけるそれぞれ対応する入
力に並列に加えられ、各セレクタ回路３はそれぞれの入
力信号を２ｎ：１に選択して出力することによって、ｍ
個の信号がｍ本の信号出力端子２に並列に取り出される
。

〔発明が解決しようとする問題点〕

このようなセレクタ装置においては、入力ディジタル信
号の波形が、出力ディジタル信号において忠実に再生さ
れることが必要である。すなわち入力信号と出力信号と
における、波形の立上り時間と立下り時間のバランスが
要求され、もしもこの要求が満たされないと、出力信号
のデユーティが入力信号のそれと異なることになって、
もとの信号が出力において忠実に再現されないという不
都合を生しる。

第４図は、入力波形と出力波形とにおけるデユーティの
変動を説明したものであって、立上り伝播遅延時間（ｔ
　ｐｄｒ　）が立下り伝播遅延時間（ｔｐｄｆ　）より
大きいため、入力波形におけるデユーティＤ＋（−τ貫
／Ｔ）が出力波形ではＤ２　（−τ２／Ｔ）に変化し、
デユーティが小さくなったことが示されている。ここで
Ｔは周期、τ１．τ２は信号のハイレベルの期間である
。

しかしながら従来技術のセレクタ装置においては、上述
の立上り時間と立下り時間のバランスは、使用素子のば
らつき、電源変動、温度変動等の要因に基づいて、常に
良好に保つことは困難であって、従ってセレクタ回路に
おける入出力間の信号の波形歪を小さく抑えることは困
難であった。

〔問題点を解決するための手段〕

本発明はこのような従来技術の問題点を解決しようとす
るものであって、２ｎ入力ｍ出力のセレクタ装置におい
て、段数ｎが奇数のとき、各セレクタ回路を構成するセ
レクタに用いられている論理ゲートと同種の回路からな
る付加回路を各セレクタ回路の最終段のセレクタの後段
にそれぞれ付加して各付加回路から出力を取り出すよう
にしたものである。

〔作　用〕

本発明のセレクタ装置では、段数ｎが奇数のとき、各セ
レクタ回路を構成するセレクタに用いられている論理ゲ
ートと同種の回路からなる付加回路を各セレクタ回路の
最終段のセレクタの後段にそれぞれ付加して各付加回路
から出力を取り出すようにしたので、各セレクタ回路内
での入力信号の反転回数が偶数回になり、従ってセレク
タ装置の入出力間の信号の波形歪が最小になる。

〔実施例〕

一般に２ｎ：１セレクタ回路を構成する場合、回路構成
素子として論理再生機能を有する論理ゲートを用いて切
替スイッチを構成し、２ｎ：１に順次入力信号をセレク
トしてゆく方法がとられてい。例えばｎ＝５　（５段構
成）の場合は、３２：１のセレクタとなる。

この場合、論理ゲートは通常利得をとるためにインバー
タを含むので、各段ごとに信号が反転する。本発明にお
いて目的とするセレクタ装置では、入出力高速ディジタ
ル信号における波形歪を軽減するため、信号波形の立上
り伝播遅延時間（ｔｐｄｒ）と立下り伝播遅延時間（ｔ
ｐｄｆ）との差１Δｔωｌ　＝　ｔ　ｐｄｒ−ｔ　ｐｄ
ｆに対して非常にきびしい条件が課され、この値を可及
的に小さい値に抑えることが必要である。

しかしながら伝播遅延時間ｔ　ｐｄｒ　、　　ｔ　ｐｄ
’ｆを全く等しくすることは本質的に困難である。なぜ
ならば論理ゲートのスイッチングは、立上りと立下りと
でそのメカニズムが異なり、出力端子の電圧の立上り時
間は負荷容量のチャージアップの時間で定まり、一方、
立下り時間は負荷容量からの電荷のディスチャージの時
間で定まるからである。

セレクタ装置において、各段のセレクタにインバータを
含みレベル再生を行う論理ゲートが用いられている場合
、各段に同種のゲートが用いられているとして、その立
上り時間をｔ　ｐｄｏ±Δ１とし、立下り時間をｔ　ｐ
ｄｏ±Δ２とすると、その差は八−±へ宜±Δ２である
。セレクタ段数が偶数段である場合は各段ごとに論理が
反転するので、立上り時間と立下り時間の差が互いに打
消されて、差の時間Δは小さくなる傾向になる。しかし
ながらセレクタ段数が奇数段である場合は、このような
補償は行われない。

セレクタ装置のように多段ゲートから構成された回路に
おける波形歪を改善するためには、上述のようにその段
数を偶数段にすればよいが、セレクタ回路部の構成上必
要とする段数が奇数段のときは、さらに１段付加して全
体の段数が偶数段になるようにすることが考えられる。

この場合付加すべき回路の位置として、第５図のような
例を考えることができる。第５図において、（ａ）は付
加回路をｍ個のセレクタ回路部３の前段に付加した場合
を示し、（ｂｌは各セレクタ回路部３の内部に付加した
場合であって、各図において４はそれぞれのセレクタ回
路３における各セレクタを選択的に動作させるための制
御端子、５は付加回路を示している。

これらの場合を付加回路の数の点から比較すると、ｆａ
）の場合は全体で２ｎ個必要とするのに対し、（ｂｌで
は２ｎ−’　Ｘｍ　（ｉは付加回路の位置を初段からの
段数で示した値）個必要である。また波形の改善効果か
ら比較すると、（ａｌの場合は各付加回路はそれぞれｍ
個のセレクタに信号を分配する必要があるので、これを
セレクタ回路内の各セレクタを構成する論理ゲートと同
種の回路で構成することは困難であり、波形歪の改善効
果を期待できない。一方、ｆｂ）の場合は付加回路は信
号を分配する必要がないため、セレクタ回路内の各セレ
クタを構成する論理ゲートと同種の回路で構成すること
ができ、波形歪の改善効果を期待できる。

このように付加回路を第４図ｆａｔ、　（ｂｌの位置に
設げた場合は、付加回路の数が多くなるだけでなく波形
歪の改善効果が得られない場合もあって、好ましくない
。

そこでこれらの問題点を解決するために、付加回路をセ
レクタ回路の最終段のセレクタの後段に付加することが
考えられる。第１図は本発明の一実施例を示し、第４図
におけると同じ部分を同じ番号で示している。

第１図において付加回路５は奇数段のセレクタからなる
各セレクタ回路３の最終段のセレクタの後段に設けられ
ている。従って、この場合の付加回路の総数はｍ個であ
って、第４図に示された何れの例の場合よりも少ない。

また付加回路は最終段の出力に設けられるので、セレク
タ回路内の各セレクタを構成する論理ゲートと同種の回
路で構成することができ、従って波形歪の改善効果を期
待できる。

第２図は本発明のセレクタ装置の具体的構成例を示した
ものである。同図はセレクタ回路３がｎ−３，ｍ＝１の
場合を示したものであって、６はそれぞれ２：１のセレ
クタを示し、７はセレクタに含まれるインバータである
。第２図のセレクタ装置は、セレクタ６を７個使用して
１個の８：１セレクタ装置を構成している。この場合セ
レクタ回路３を構成するセレクタは奇数段であるから、
２：１のセレクタ６を構成する論理ゲートと同等の立上
り、立下りを示す付加回路５を最終段に付加することに
よって、前述の立上り、立下りの差の時間Δを小さくし
て、波形歪を改善することができる。

〔発明の効果〕

以上説明したように本発明のセレクタ装置によれば、セ
レクタ装置を構成するセレクタの段数が奇数段のとき、
各セレクタ回路に用いられているセレクタを構成する論
理ゲートと同種の回路からなる付加回路を各セレクタ回
路の最終段のセレクタの後段にそれぞれ付加して各付加
回路から出力を取り出すようにしたので、各セレクタ回
路内での入力信号の反転回数が偶数回になり、従ってセ
レクタ装置の入出力間の信号の波形歪が最小になる効果
が得られ、かつ必要とする付加回路の数も少なくて済む
。

【図面の簡単な説明】

第１図は本発明のセレクタ装置の一実施例を示す図、 第２図は本発明のセレクタ装置の具体的構成例を示す図
、 第３図は従来のセレクタ装置を示す図、第４図は入力波
形と出力波形とにおけるデユーティの変動を説明する図
、 第５図はセレクタ装置における付加回路の位置の例を示
す図である。 １−・信号入力端子 ２−信号出力端子 ３−セレクタ回路 ４−・−制御端子 ５・−付加回路 ６−セレクタ ７−・インバータ 特許出願人　　日本電信電話公社 代理人　　　弁理士　玉蟲久五部 （外２名） テ゛Ｖ−ティの双！７Ｉを説明する図 第４図

Claims (1)

【特許請求の範囲】
1. インバータを含む２入力１出力のセレクタを複数個具え
   前段の２個のセレクタの出力を後段のセレクタの入力と
   するように順次ｎ（ｎは整数）段縦続に接続してなる２
   ＾ｎ入力１出力セレクタ回路をｍ（ｍは整数）個併設し
   、各セレクタ回路の対応する入力を並列に接続するとと
   もに各セレクタ回路の出力をそれぞれ独立に取り出すよ
   うにした２＾ｎ入力ｍ出力のセレクタ装置において、前
   記段数ｎが奇数のとき、各セレクタに用いられている論
   理ゲートと同種の回路からなる付加回路を各セレクタ回
   路部の最終段のセレクタの後段にそれぞれ付加して該各
   付加回路から出力を取り出すようにしたことを特徴とす
   るセレクタ装置。