JPH0454509Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、半導体集積回路特にCMOS集積回
路の構成に関するものである。

〔従来の技術〕

従来、システムの機能の変更を、バスラインの
切換えで行う集積回路は、例えば、第６図にその
構成を示すように、３つの単位ブロツク３１，３
２，３３、および複数本のバスラインおよびスイ
ツチ群１，２における複数個のスイツチ回路から
なり、機能の変更を、これらのスイツチ回路の切
換えによりバスラインと単位ブロツクとの接続を
変えて行つている。この構成では、スイツチ群
１，２の全てがｂ側に倒れている場合には、集積
回路の機能のすべてを生かしており、スイツチ群
１，２がすべてａ側に倒れている場合には、集積
回路は２つの単位ブロツク３１，３３の機能のみ
を生かしている。

この場合に、単位ブロツク３１の出力と単位ブ
ロツク３２の入力あるいは単位ブロツク３３の入
力との接続を切り換えるために、スイツチ群１を
設ける理由は、消費電力の消滅にある。

一般に、CMOS集積回路は、ゲート回路の論
理状態が反応する場合に過渡的に電流が流れ、こ
のため論理状態の変化する回数に応じて消費電力
が増加するという性質を有する。従つて、論理状
態の変化が無ければ、消費電力は事実上無視し得
る値まで低下する。

この性質を利用して、COMS集積回路の消費
電力の消滅を図るために、機能が不要となり、他
の単位ブロツクにその出力を接続する必要がない
単位ブロツクに対しては、信号入力を接続せず、
単位ブロツク内の論理状態を固定している。

そこで第６図の例に示すように、集積回路内部
のバスラインと、各単位ブロツクとの接続を、外
部からの制御信号によつて、スイツチ回路を制御
することにより切換えることで、機能の追加と削
除を随時行い、これにより所望の機能を満たしう
るようにした集積回路を実現することは、良く知
られている。

ところで、このような場合に、バスラインの切
り換えに伴い信号の伝播路が異なることから、従
来技術によるスイツチ回路では、経路による信号
の遅延時間が異り、不都合であつた。

時に、第７図に示すようなパイプライン処理を
行い、かつ、スイツチ３７，３８により機能の変
更を行う集積回路に於いては、スイツチ３７，３
８の切り換えに伴い、経路が変化することによる
信号の遅延時間の増大は、集積回路の動作周波数
の低下を招くことになる。

そこで第７図により、システムの機能の変更を
バスラインの切り換えで行うパイプライン処理の
原理を説明する。ここでは、集積回路の中を、３
個の単位ブロツク３１，３２，３３に分割し、こ
の間にラツチ回路３４，３５，３６を配置し、か
つ、スイツチ３７，３８を設けている。信号は、
この分割された区間をバケツリレー式に転送さ
れ、全体として処理速度を向上させている。この
場合、ラツチ出力からラツチ入力までの信号の遅
延時間は、一定時間、つまり通常はシステム・ク
ロツクの周期内に納まる必要がある。言い換える
と、ラツチ３４の出力からラツチ３６の入力まで
の遅延時間が最大となる経路が、システムの最高
動作周波数を決めることになる。

例えば、スイツチ３７，３８がｂ側に倒れてい
る場合には、スイツチ３４からラツチ３６までの
経路は、ラツチ３４から、単位ブロツク３２、ス
イツチ３７、ラツチ３５に至る経路、または、ラ
ツチ３５から単位ブロツク３３、スイツチ３８、
ラツチ３６に至る経路である。

次にスイツチ３７，３８がａ側に倒れている場
合には、同様の経路は、ラツチ３４から、単位ブ
ロツク３２、スイツチ３７，３８、ラツチ３６に
至る経路である。

この場合、スイツチの切り換えに伴う経路の違
いによる遅延時間の変化には、単位ブロツク３
２，３３の遅延時間と、スイツチ回路３７，３８
の遅延時間の変化分が含まれている。

特に、単位ブロツク３２，３３が全く同一、も
しくは、単位ブロツク３２と３３に於ける信号処
理時間が等しい場合には、スイツチ回路３７，３
８に於ける遅延時間がシステムの上限動作周波数
を決める上で大きい要因となる。

さて、ここで第６図、第７図で示した構成例に
見られるスイツチ回路を集積回路内で実現できる
ゲート回路で示したものが第８図である。

NAND回路１，３およびインバータ回路２，
４′で構成される部分が１入力対２出力のスイツ
チ回路であり、NAND回路５′，６′，７′で構成
される部分が２入力対１出力のスイツチ回路であ
る。それぞれ第６図に示すスイツチ群１と２、ま
たは第７図に示すスイツチ回路３７，３８に相当
する。制御信号が節点ａに接続された経路を選択
した場合が、第６図ではスイツチ群１，２がａ側
に、第７図ではスイツチ３７，３８がａ側に接続
された状態であり、同じく、制御信号が節点ｂに
接続された経路を選択した場合が、第６図ではス
イツチ群１，２がｂ側に、第７図ではスイツチ３
７，３８がｂ側に接続された状態に相当する。

ここで、第８図により、従来技術によるスイツ
チ回路で、制御信号を節点ａに接続された場合
と、節点ｂに接続された場合との入力信号の遅延
時間の差を比較してみる。第６図、第７図でスイ
ツチがｂ側に接続された場合に相当する経路は、
ｃ→１→ｄ→２→ｅまたはｈ→５′→ｉ→７′→ｋ
であり、スイツチがａ側に接続された場合に相当
する経路は、ｃ→３→ｆ→４′→ｇ→６′→ｊ→
７′→ｋである。論理段数は、前者では双方とも
２段、後者では４段となる。

第６図、第７図でスイツチがａ側に接続された
場合に相当する経路の遅延時間が大きく、このた
め、システムの最高動作周波数がこの値で決めら
れることになる。

また、バスラインの切り換えには、スイツチ回
路を多数用いる場合か多いから、スイツチ部分の
配置に要する面積も極力小さい方が望ましい。第
８図の例で、制御用のゲート７ａを除いて、ゲー
トの数は７個であり、集積回路としてのゲートの
配置に要するレイアウト面積が比較的大きくな
る。

以上述べてきたように、従来技術によるスイツ
チ回路では、 (1) 理論段数が多く、このためこの部分での遅延
時間が大きくなる。

(2) 必要とするゲート数も多く、そのためレイア
ウト面積が大きくなる。

という欠点を有している。

〔考案が解決しようとする問題点〕

従つて、本考案の目的は、集積回路内部におけ
る機能変更のためのバスライン切り換えにおい
て、ゲート段数を出来るだけ少なくし、通過する
信号の遅延時間を少なくしたスイツチ回路を提供
することである。

さらに、もう一つの目的は、集積回路の作成上
から、スイツチ回路の配置面積を、極力小さくす
ることである。

〔問題点を解決するための手段〕

そのため、本考案はシステムの機能の変更を、
スイツチ回路で切り換えて行う際に、途中の経路
においては、信号の極性には、特に考慮はせず
に、出力端子に正しい極性で伝達されるように、
必要最小限のゲート段数ですませるようにしたも
のである。

すなわち、第１の機能素子と第２の機能素子と
の間に第３の機能素子を介挿させ、もしくは介挿
させないようにするスイツチ回路を有する半導体
集積回路において、スイツチ回路は、第１の機能
素子の出力が供給される第１の端子と、第３の機
能素子に第１の機能素子の出力を供給する第２の
端子と、第３の機能素子の出力が供給される第３
の端子と、第１もしくは第３の機能素子の出力を
第２の機能素子に供給する第４の端子と、第１の
端子と第２の端子との間に介挿されるNAND回
路若しくはNOR回路およびインバータ回路と、
第３の端子と第４の端子との間に介挿されるイン
バータ回路およびクロツクド・インバータ回路
と、第１の端子と第４の端子との間に介挿される
NAND回路およびクロツクド・インバータ回路
と、NAND回路若しくはNOR回路およびクロツ
クド・インバータ回路を制御する手段とを備えた
ことを特徴とする。

〔作用〕

以上により、本考案によれば、集積回路内部で
のスイツチ回路におけるゲート段数の削減と、そ
れに伴う、信号の伝播遅延時間の短縮が、大幅に
改善される。

そして、さらに、集積回路内部でのスイツチ部
分の配置面積についても縮少がはかれるため、そ
の集積回路の製造上からも、極めて有用となる。

〔実施例〕

以下図面を参照して本考案を詳細に説明する。

本考案によるスイツチ回路の構成の一実施例を
第１図に示す。インバータ回路２、NAND回路
１，３で構成される論理回路が、１入力対２出力
のスイツチ回路であり、インバータ回路４、クロ
ツクドインバータ回路５，６で構成される論理回
路が、２入力対１出力のスイツチ回路である。

第１図Ａにおける、端子Ｔ１から端子Ｔ２に至
る回路の代わりに、他の実施例として第１図Ｂに
示すように、端子Ｔ１から端子Ｔ２に至る回路に
置き換えることもできる。ここで、１ＢはNOR
回路、２Ｂはインバータ回路である。

第１図における、クロツクドインバータ回路
５，６は、CMOS回路固有の複数ゲート回路で
あり、第２図にこれをMOSトランジスタを用い
て構成した回路を示す。第２図では、電源と接地
との間に、Ｐ型MOSトランジスタ２１，２２お
よびＮ型MOSトランジスタ２３，２４が全て直
列に接続されており、信号入力２ａから信号出力
２ｄへの経路での論理段数は１段である。

さて、ここで、従来技術によるスイツチ回路の
欠点を本考案ではいかにして克服したかを説明す
る。

まず第１に、論理段数の削減とこれによる信号
の伝播遅延時間の短縮とについて第１図により説
明する。

第８図は従来の技術による回路でスイツチがｂ
側に倒れた場合に相当する経路は、Ｃ→１→ｄ→
２→ｅ、またはｇ→４→ｈ→５→ｉであり、スイ
ツチがａ側に倒れた場合に相当する経路は、ｃ→
３→ｆ→６→ｉである。ここで論理段数は、前者
では双方とも２段、後者でも２段となる。従来技
術と比較して、第８図でスイツチがｂ側に倒れて
いる場合に相当する経路では論理段数は２段と変
化しない。しかし、スイツチがａ側に倒れている
場合に相当する経路では、論理段数が２段とな
り、従来技術の場合に比し、半分に削減されてい
る。

信号処理回路では、論理段数の削減は、論理の
正負が反転せずに行われることが必須の条件とな
る。第１図に示すｃ→３→ｆ→６→ｉの経路で
は、信号NAND回路３と、クロツクドインバー
タ回路６とを経由する。それぞれ、１入力対２出
力のスイツチと、２入力対１出力のスイツチとの
構成要素である。

ところで、単体のスイツチ回路では信号の極性
は反転している。すなわち、節点ｃからNAND
回路３を経て節点ｆに至る信号は極性が反転す
る。同様に節点ｆから節点ｉでも同様に極性が反
転する。しかし、ここで重要なのは、節点ｆの信
号は、他の信号処理ブロツクにとりこまれないの
で、この点に於ける極性については、システム全
体からみると問題にならず、節点ｃの信号の極性
が、節点ｉへ正しく伝達されるということであ
る。本考案による構成はこれを満足し、論理段数
の削減を可能とした。

本考案を応用した一、二の実施例について第３
図、第４図、第５図、を用いて説明する。第３図
は、テレビジヨン信号のデイジタル処理に用いる
デイジタルフイルタの構成の一実施例である。

第４図は、時間軸圧縮多重《以下TCI（Time
Compressed Integration）と呼ぶ》信号の処理
のために、多重された２つの信号成分に対し、時
間軸上のすきまを設ける回路の構成の一実施例で
ある。第５図は、第４図で示す回路の動作を補足
説明するための波形図である。

第３図は本考案を用いたデイジタルフイルタ集
積回路の構成を示す図である。

本考案を応用した論理回路はNAND回路１，
３と、インバータ回路２，４と、クロツクドイン
バータ回路５，６から成るスイツチ回路であり、
乗算器８，９，１０と、加算器１２，１４，１
６，１８と、ラツチ回路１１，１３，１５，１
７，１９とを含んだ集積回路内で演算器を切り換
えるために用いられている。

信号入力は節点Ｃを介し乗算器８，９，１０の
入力に接続される。乗算器８の出力は節点ｄを介
し、ラツチ１１、加算器１８に接続されている。
乗算器９の出力は節点ｅを介し、加算器１２，１
６の入力に接続されている。乗算器１の出力は節
点ｆを介し、加算器１４の入力に接続されてい
る。また、本考案による図中の点線で囲まれてい
るスイツチ回路は、節点ｉを介し加算機１２の出
力と、節点ｋを介しラツチ１３と、接点Ｏを介し
加算器１６の出力と、節点ｒを介しラツチ回路１
７とそれぞれ接続されている。

次に第３図に示したデイジタルフイルタの作用
を説明する。本構成のデイジタルフイルタは、ト
ランスバーサル型デイジタルフイルタと呼ばれる
ものであり、ラツチ回路１１，１３，１５，１
７，１９を使つてパイプライン処理を行い、か
つ、点線で囲まれているスイツチ回路の切り換え
によりフイルタの機能の変更、すなわち、次数の
変更を行わしめているものである。

次数の変更をさらに具体的に説明する。制御信
号がインバタ回路７ａにより節点ｂに接続された
経路を選択すると、信号入力は乗算器８，９，１
０でそれぞれＨ２，Ｈ１，Ｈ０の係数を掛けら
れ、節点ｄ，ｅ，ｆに出力される。続いて、信号
は節点ｄ→ｈ→ｉ→ｊ→ｋ→ｌ→ｍ→ｎ→ｏ→ｐ
→ｒ→ｓ→ｔ→ｕを経由して出力される。この
間、信号は、パイプライン処理により乗算と加算
を繰り返し行われる。この処理により実現される
フイルタ特性をＺ変化を用いて示すと、 Ｈ（Ｚ）＝Ｚ｛Ｈ＋Ｈ（Ｚ＋Ｚ）＋Ｈ（Ｚ＋Ｚ）｝
……(1) となり、次数５次であることがわかる。

次に制御信号がインバータ回路７ａにより節点
ａに接続された経路を選択すると、信号入力は、
乗算器８，９でそれぞれ係数H₂，Ｈを乗せられ、
節点ｄ，ｅに出力される。続いて、節点ｄ→ｈ→
ｉ→ｑ→ｒ→ｓ→ｔ→ｕを経由して出力される。
この経路での処理によつて実現されるフイルタ特
性を、同様にＺ変換により示すと、 Ｈ（Ｚ）＝Ｚ｛Ｈ＋Ｈ（Ｚ＋Ｚ）｝ ……(2) となり、次数３次であることがわかる。

以上述べたように、デイジタルフイルタの重要
な機能の１つである、次数切換えのために、本考
案のスイツチ回路を適用し、デイジタルイルタの
高速化を実現している。

次に、第４図は本考案を応用したもう一つの実
施例としてTCI信号用すきま処理回路の構成を示
した図である。本考案を応用した論理回路は、
NAND回路１，３と、インバータ回路２，４，
７ａと、クロツクドインバータ回路５，６から成
るスイツチ回路であり、遅延線２８と、すきま処
理回路２９とにより所望の信号波形を成型処理す
るものである。

本考案による、図中の点線で囲まれているスイ
ツチ回路は、節点Ｃを介し信号入力と、節点ｅ，
ｆを介して遅延線２８と、節点ｉを介しすきま処
理回路２８の入力と接続される。信号出力は、節
点ｊを介してすきま処理回路２９の出力に接続さ
れる。

第４図に示した回路構成の作用を、第５図によ
り説明する。図中上から順に第４図に示す節点
ａ，ｂ，ｃ，ｈ，ｇ，ｉ，ｋ，ｊに於ける信号の
時間変化を示している。

まず、制御信号１が、インバータ回路７ａによ
り節点ａで接続された経路を選択すると、信号入
力は節点Ｃ→NAND回路３を経由して、節点ｈ
に伝達され、第５図４に示す信号波形となる。

次に、制御信号１がインバータ回路７ａにより
節点ｂで接続された経路を選択すると、信号入力
は節点ｃ→節点ｄ→節点ｅ→遅延線２８→節点ｆ
を経由し節点ｇに伝達され、第５図５に示す信号
波形となる。この信号は、遅延線２８によりその
遅延時間Δtだけ遅延された信号２の部分に、時
間Δtだけ遅延した信号１の一部分が付加された
ものとなつている。

次に節点ｈ，ｇの信号は、スイツチ回路の構成
要素であるクロツクドインバータ回路５，６によ
り合成され、節点ｉ伝達され、第５図６に示す信
号波形となる。

更に節点ｉの信号は、すきま処理回路２９にお
いて、信号１の成分のうち、遅延された部分を除
去され、節点ｊに信号出力として与えられる。こ
の出力信号は第５図８に示すように、信号１と信
号２との間に、すきまの時間Δtが与えられてい
る。

すきま時間は、例えば、フイルタのような信号
処理回路において、信号１と信号２の干渉を避け
るために設けられる。

以上、述べたように、TCI信号の処理にために
必要となる、時間軸上のすきま処理装置におい
て、重要な機能の１つである遅延時間切換えに、
本考案のスイツチを適用し、高速で処理される
TCI信号処理回路の実現を可能としている。

（考案の効果） ここで、複数個の機能ブロツクを、バスライン
で結合し、集積回路の機能の変更を、この機能ブ
ロツク間を接続するバスラインの切換えで行うた
めに、集積回路内部で用いるスイツチ回路につい
て、本考案を実施することにより、その性能を如
何に向上させたかを説明する。

スイツチ回路のゲート段数を第１図と第８図と
により比較すると、従来技術では最大４段、本考
案による技術では、最大２段となる。

ゲート段数の消滅は、集積回路の動作速度の向
上につながる。例として、設計基準2μmのCMOS
の場合をとりあげる。この場合ゲート回路の平均
遅延時間は、１ナノ秒であるので、スイツチ回路
に於ける最大遅延時間は、従来技術では４ナノ秒
であるのに対し、本考案の技術では２ナノ秒とな
る。つまり、遅延時間２ナノ秒の向上がはかられ
ることになる。

次に、スイツチ部分の集積回路内でのレイアウ
ト面積を第１図と、第８図とに基ずき比較する。

制御用のゲート回路を除いた信号処理回路のゲ
ート数を比較すると、従来技術では、１，２，
３，４′，５′，６′，７′の７個であつたものが、
本考案による技術では、１，２，３，４，５，６
の６個に削減できる。

一般に、バスラインは複数本の信号線からなる
ため、これに接続されるスイツチ回路の数も、必
然的に多くなる。従つて集積回路内で多数用いら
れるバスライン切換用のスイツチ回路は、極力そ
の配置面積が小さいことが望ましい。

ゲート数と配置面積はほぼ比較関係にあるの
で、本発明による技術では、スイツチ回路部分の
配置面積が、従来技術に比して6/7に縮小できる。
これは、集積回路のチツプ面積を縮小するために
効果的である。

【図面の簡単な説明】

第１図Ａは本考案によるスイツチ回路の構成の
一実施例を示す論理回路図、第１図Ｂは第１図Ａ
の端子T₁から端子T₂までの回路の他の実施例を
示す論理回路図、第２図は第１図で示すクロツク
ドインバータ回路５，６を説明するための回路
図、第３図は本考案をデジタルフイルターの構成
に応用した一実施例を示す論理回路図、第４図は
本考案を時間軸圧縮多重信号の処理回路の構成に
応用した一実施例を示す論理回路図、第５図は第
４図で示す回路の動作を説明するための信号波形
図、第６図はシステムの機能の変更をバスライン
の切替えで行う集積回路の構成例を示すブロツク
図、第７図はシステムの機能の変更をバスライン
切換えで行う原理を説明するブロツク図、第８図
は従来のスイツチ回路の構成例を示す論回路図で
ある。 １，３，５′，６′，７′……NAND回路、１Ｂ
……NOR回路、２，２Ｂ，４′，７ａ……インバ
ータ回路、５，６，２０……クロツクドインバー
ター回路、８，９，１０……乗算器、１２，１
４，１６，１８……加算器、１１，１３，１５，
１７，１９……ラツチ回路、２１，２２……Ｐ型
MOSトランジスタ、２３，２４……Ｎ型MOSト
ランジスタ、２８……遅延線、２９……すきま処
理回路、３１，３２，３３……単位ブロツク、３
４，３５，３６……ラツチ回路、３７，３８……
スイツチ回路。

Claims (1)

1. 【実用新案登録請求の範囲】 第１の機能素子と第２の機能素子との間に第３
   の機能素子を介挿させ、もしくは介挿させないよ
   うにするスイツチ回路を有する半導体集積回路に
   おいて、 前記スイツチ回路は、前記第１の機能素子の出
   力が供給される第１の端子と、 前記第３の機能素子に前記第１の機能素子の出
   力を供給する第２の端子と、 前記第３の機能素子の出力が供給される第３の
   端子と、 前記第１もしくは前記第３の機能素子の出力を
   前記第２の機能素子に供給する第４の端子と、 前記第１の端子と前記第２の端子との間に介挿
   されるNAND回路若しくはNOR回路およびイン
   バータ回路と、前記第３の端子と前記第４の端子
   との間に介挿されるインバータ回路およびクロツ
   クド・インバータ回路と、 前記第１の端子と前記第４の端子との間に介挿
   されるNAND回路およびクロツクド・インバー
   タ回路と、 前記NAND回路若しくはNOR回路特およびク
   ロツクド・インバータ回路を制御する手段とを具
   えたことを特徴とする半導体集積回路。