JPS61196622A - デイジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル・アナログ変換器に係シ、詳し
くは電流分割方式と、Ｒ−２Ｒラダー抵抗力式の組合せ
によるディジタル・アナログ変換器に関する。

〔従来の技術〕

ディジタル・アナログ変換器（以下、ＤＡ変換器という
）は、近年ＬＳＩが進められておシ、ディジタルオーデ
ィオ装置等の電子機器への組込みの容易化が図られてい
る。この場合、一般的なりＡ変換器としては、Ｒ−２ｆ
ｔラダー抵抗力式のものが良く知られているが、この方
式のものは荷重の大きい上位ビットの誤差が全体の誤差
に大きく影響を与えるため、ビット数が多くなると抵抗
のトリミングが必要となり、高価となってしまう欠点が
ある。一方、高精度の抵抗が必要なりＡ変換方式として
は、電流分割器を複数段積み上げ・て各ビットの出力信
号を得るようにした電流分割方式がある。この電流分割
方式に使用される電流分割器としては、カレントミラー
回路を用いて所定比のビット電流を得るものや、マルチ
ｔ　流Ｗをスイッチング回路で順次切換えて平均化され
た出力電流を得るようにしたもの（ダイレクト・エレメ
ント・マツチング方式等）などがある。この場合、電流
分割方式ＯＤＡ変換器においては、ビットが多くなると
電流分割器の積み上げ段数が多くなって、この結果、電
源電圧が高くなってしまうという欠点がある。

そこで、上位側のビットを電流分割方式で、下位側のビ
ットなＲ−２Ｒラダー抵抗力式で構成し、双方の欠点を
補うようにしたＤＡ変換器が開発されている。そして、
この組合せ方式ＯＤＡ変換器においては、電流分割方式
とＲ−２Ｒラダー方式の結合部分ておける信号精度を旨
くすることが、高精度化を促進するために不可欠となっ
ている。

〔発明が解決しようとする問題点〕

しかしながら、従来の組合せ方式のＤＡｉ換器において
は、ビット結合部分の信号精度が悪く、このため精度が
劣るという欠点があった。また、結合点の信号精度が悪
いと、Ｒ−２Ｒラダー抵抗方式側のピント数を多くする
ことができず、この結果、電流分割方式側のビット数が
多くなって電源電圧が高くなってしまうという不都合が
生じた。

この発明は上述した事情に鑑みてなされたもので、電流
分割方式とＲ−２Ｒラダー方式を組合せたＤＡ変換器に
おいて、結合部分における信号精度を高くして、高精度
化を図ることができ、また、電流分割方式側のビット数
を減らして電源電圧を低くすることができるＤＡ変換器
を提供することを目的とし【いる。

〔問題点を解決するための手段〕

この発明は、上記問題点を解決するために、Ｒ−２Ｒラ
ダー抵抗群と、前記Ｒ−２Ｒラダー抵抗群の各ビット毎
に設けられる電流源トランジスタと、ビットスイッチ用
トランジスタとを具備し、下位側ビットの変換部となる
Ｒ−２Ｒラダー方式ディジタル・アナログ変換部と、前
記Ｒ−２Ｒラダー方式ディジタル・アナログ変換部の電
流源となるとともに、上位側ビットの変換部となる電流
分割方式ディジタル・アナログ変換部と、前記Ｒ−２Ｒ
ラダーカ式ディジタル・アナログ変換部から前記電流分
割方式ディジタル・アナログ変換部へ流れ込む電流のう
ち、前記各トランジスタのベース電流の総和に等しい値
の電流を補正電流として引き抜く電流補正手段とを具備
している。

〔作用〕

前記電流補正手段によってＲ−２Ｒラダー方式ＤＡｉ換
部の各トランジスタのベース電流が引き抜かれ、これに
よシ、接合点の電流精度が高くなる。すなわち、電流分
割方式ＤＡ変換部に流れ込む電流が、Ｒ−２Ｒラダー方
式ＤＡ変換器の全ビットの出力電流値に極めて近い値と
なる。

〔実施例〕

以下、図面を参照してこの発明の実施例について説明す
る。

第１図は、この発明の第１の施例の構成を示す回路図で
ある。図において、１は電流分割方式ＤＡ変換器でアシ
、結線ｐＫよってＲ−２Ｒラダー方式ＤＡ変換器２と連
結されている。この場合、電流分割方式ＤＡ変換器１は
、Ｄ６〜Ｄ８ビット（２５〜２８ビツト）、すなわち、
上位側ビントの変ｔｉ　ｉ＋＋を構成しており、Ｒ−２
Ｒラダー方式ＤＡ変換器２は、Ｄｏ〜Ｄ４（２０〜２４
ビツト）、すなわち、下位側ビットの変換部を構成して
いる。

次に、ＳＷ１〜ＳＷ４は、各々ピントスイッチであシ、
制御入力端に供給されるビット信号が１１＃のときは、
端子ａ、　　ｃが導通状態となり、ビット信号が加“の
ときは、端子す、　　ｃが導通状態となる。３，４は各
々電流分割器であシ、３つの入力端に流れ込む電流を、
−二７＝７に分割する。この電流分割器は、例えば、所
定の電流比を得るように＃ｆ成されたカレントミラー回
路やあるいは複数の電流源（同一電流値）をスイッチン
グによシサイクリックに切換えて電流値を平均化し、こ
の平均化電流を組合わせて所定の電流比を得るようにし
た回路（ダイナミックエレメントマツチング方式）等に
よって構成されている。

上記構成において、最上位ピン）Ｄｓの電流値をＩＭ８
Ｂとすれば、下位ビットであるＤ？、Ｄ６゜Ｄ６ビツト
の出力電流値は、各々ＩＭ８Ｂ／２゜ＩＭ８Ｂ／４．Ｉ
Ｍｓｎ／ｇとｚる。

次に、ＳＷ５〜ＳＷ９は各々一対のトランジスタから成
るビットスイッチであり、Ｄ４〜Ｄｏビットに供給され
る信号が′１″のときは、電流出力Ｍｌ　２にコレクタ
が接続されている側のトランジスタがオンし、Ｄ４〜Ｄ
ｏビットに供給されている信号が′０＃のときは、コレ
クタが接地されている側のトランジスタがオンする。Ｔ
ｒ５〜’ｌ’　ｒｌＯは、各々Ｒ−２Ｒラダー抵抗群１
３の各ビットにそのエミッタが接続されているｔ流電み
付は用トランジスタであシ、ベースが共通接続されてバ
イアス端子１４に接続されている。また、トランジスタ
Ｔｒ５〜Ｔｒ９の各コレクタがビットスイッチＳＷ５〜
ＳＷ９を構成するトランジスタペアの共通エミッタに接
続され、トランジスタＴ　ｒｌＯのコレクタが接地され
ている。

そして、上述した構成は、従来の組合せ方式のＤＡ変換
器とまったく同様の構成であ〕、本実施例は、上記構成
に、補正用を流源ｌ５Ｅ１電流分割器１８および補正用
トランジスタＴｒＡを付加した構成になっている。次に
、これらの構成要素について説明する。

まず、補正用電流源■ＳＥは、トランジスタＱ８とエミ
ッタ抵抗Ｒｅとから成っており、トランジスタＱｅのベ
ースには、定電圧Ｖｒｅｆが印加されている。この場合
、電圧ＶｒｅｆＯ値は、トランジスタＱｅのコレクタ電
流の値が、■ＭｓＢ／２となるように設定されている。

次に、電流分割器１８は補正用電流源ＩＳｇに流れ込む
電流な分割するもので、Ｄ５ビットの出力電流（すなわ
ち、結線ｐを流れる電流）の値をＩｎとすれば、一方の
入力端電流を２Ｉｎ、他方の入力端電流Ｙ　（ＩＭ８Ｂ
／２）−２Ｉｎに分割する。トランジスタ’ｌ’ｒ−Ａ
は、エミッタが電流分割器１８の一方の入力端に接続さ
れ、ベースが結線ｐに接続され、コレクタがバイアス端
子２０に接続されている。この補正用トランジスタＴｒ
−Ａは、後述するように、接続点Ｐ１から補正１１流Ｉ
ｏを引き抜く機能を有し、またそのｈｆｅはＲ−２Ｒラ
ダー方式ＤＡｆｉ換器２を構成している各トランジスタ
と等しく構成されている。

４次に、上述した回路における電流分割方式ＤＡ変換器
１とＲ−２Ｒラダー方式ＤＡ変換器２との結合点におけ
る電流の精度について説明する。

始めに、本実施例における電流精度と従来の電流精度と
を対比させるために、補正用電流□源ＩＳＫ電流分割器
工８および補正用トランジスタＴｒ−Ａがない場合、す
なわち、補正電流工０がない場合、について説明する。

（補正電流Ｉｏがない場合） まず、電流分割方式ＤＡ変換器１のビット数をｎ、１Ｒ
−２Ｒラダー方式ＤＡ変換器２のビット数をｍｌその最
上位ビットの出力電流を■ｍｌとすると、組合せ方式の
ＤＡ変換器においては、なる関係式が満たされなければ
ならないことが知られている。

ここで、トランジスタＴｒ５〜Ｔ　ｒｔｏの各々の電流
増幅率ｈｆｅがすべて等しいとすると、Ｒ−２Ｒラダー
抵抗群１３は７ビツト下位に行く毎に電流値が／／２に
なるから、トランジスタＴ　ｒ　５　＊’ｒｒｓ、Ｔｒ
７・・・の各エミッタ電流は、各々となシ、トランジス
タＴ　ｒ　５　、　　Ｔ　ｒ６　、　　Ｔ　ｒ？・・・
の各ベース電流は、各々 ・・・・・・・・・　（３） となる。したがって、結線ｐを流れるトランジスタＴｒ
５〜Ｔｒ１ｏのベース電流の総和■Ｂｌは、となる。

また、ビットスイッチＳＷ５〜ＳＷ９を構成するトラン
ジスタベアから結線ｐに流れ込むベース電流は、各トラ
ンジスタペアのｈｆｅがトランジスタＴｒ５〜Ｔｒｔｏ
に等しいとすれば、各々となる。したがって、ビットス
イッチＳＷ５〜ＳＷ９から流れ込むベース電流の総和、
Ｉｎ２は（５）式に示す数列の和となるから、 となる。したがって、結線ｐに流れ込む全ベース電流Ｉ
Ｂ８は、 ・・・・・・・・・（７） となシ、この（７）式に周知の近似公式を適用して次式
そして、このベース電流Ｉｎｓは、結線ｐ中を定常的に
流れるから、ベース電流ＩＢＨの分だけＲ−２Ｒラダー
方式ＤＡ変換器２の出力信号が小さくなってしまう。

また、Ｒ−２Ｒラダー方式ＯＤＡ変換器２の最上位ビン
）（Ｄ４）の出力電流■ｍ１は、Ｉ　ｎ　　　　　　　
　　工ｎ　　　　　　　１　＋　ｈ　ｆ　ｅ・・・・・
・・・・　損 となる。ここで、仮にｈｆｅ＝１００とすると、となシ
、ｍの最大値が５となる。すなわち、Ｒ−２Ｒラダー方
式ＤＡ変換器のビット数を５以上にすることができず、
この結果、ＤＡ変換器全体でのビット数が多くなった場
合には、電流分割方式側が負担するピント数が多くなっ
てしまう。したがって、電源電圧を低く押えることがで
きないという問題が生じる。

（補正電流Ｉｏがある場合） 次に、補正電流Ｉｏがある場合について説明する。

まず、補正用トランジスタＴｒ−Ａの電流増幅率ｈｆｅ
をトランジスタＴｒｓ〜Ｔ　ｒｌｏと同シ値に設定スる
と、トランジスタＴｒ−Ａのベースに流れる電流（すな
わち、補正電流Ｉｏ）は、となる。この結果、Ｒ−２Ｒ
ラダー方式から出力される電流工ｎ′は、電流工。に補
正電流Ｉｏを加え合せた電流となシ、 Ｉｎ　’　＝　　Ｉｎ＋Ｉ　ｏ　　　・・・・・・・・
・　（至）となる。したがって、この場合のＲ−２Ｒラ
ダー方式ＤＡ変換器２の最上位ビットの電流１１１１ｔ
は、前述した（９）式中のＩｎを工ｎ′に置き代えれば
求められる。すなわち、 となる。そして、とのα４式を前述したα）式に代入す
ると、 となシ、ここで、仮りにｈｆｅ＝１００とすればｎ となる。すなわち、ｍの値を１０以上にとることができ
る。したがって、ＤＡ変換器全体でのビット数が４多く
なっても、Ｒ−２Ｒラダー方式側のビットを多くシ、電
流分割方式側のビットを少なくすることができ、これに
よシ、電源電圧を小とすることができる。

、−この場合、ｈｆｅを／θθとすることは極めて容易
であるから、ｍの値はｈｆｅの値を大きくすることによ
って、さらに大きな電圧することができる。したがって
、例えば、ｎ＝６、ｍ＝１０程度の１６ビツ）ＤＡ変換
器は、容易に作成するととができる、 次に、第２図はこの発明の第一の実施例の構成を示す回
路図である。なお、図において第１図の各部と対応する
部分には同一の符号を付し、その説明を省略する。

図において、ＩＳＡ〜ＩＳＤは各々電流源であ句、ベー
スが共通接続されているトランジスタ勉〜Ｑｄと、これ
らのトランジスタＱａ〜Ｑｄのエミッタ抵抗とから成っ
ている。そして、これらの電流源ＩＳＡ〜ＩＳＤは、各
々電流組合せ部３ａの出力端に接続されておシ、各電流
源ＩＳＡ〜ＩＳＤの出力電流はバイアス端子５に流出す
るようになっている。そして、電流源Ｉｓム〜■ＳＤの
出力電流値は１各々ＩＭ８Ｂ／２に設定されている。

次に、電流組合せ部３ａは、電流源ＩＳＡ〜ＩＳＤの出
力電流を適宜組合せて、２：１：１の分流比を作成する
ものである。この電流組合せ部３ａは、例えば、電流源
ＩＳＡ、ＩＳＢの出力電流をスイッチＳＷ１へ供給し、
電流源ＩＳｃの出力電流をスイッチＳＷ２へ供給し、電
流Ｗ、　Ｉ　Ｓ　Ｄの出力電流を電流分割器４へ供給す
る単なる結線であってもよく、また、上記結線関係を順
次サイクリックにシフトさせるスイッチング回路であっ
てもよい。この場合、電流組合せ部３ａと電流源ＩＳＡ
〜ＩＳＤとで、電流分割器３が構成されている１ 次に、補正用電流源ＩＮＫは、トランジスタＱｅとエミ
ッタ抵抗Ｒｅとから成っており、トランジスタＱｅはそ
のベースが電流源ｌ５Ａ−ＩＳＤを構成する各トランジ
スタのベースに共通接続され、エミッタが抵抗Ｒ，を介
してバイアス端子５に接続され、コレクタが電流分割器
１８の出力端に接続されている。この場合、トランジス
タＱｅは、その特性が電流源ｌ５Ａ−ＩＳＤを構成する
各トランジスタと同一の特性に設定されており、また、
抵抗Ｒｅの値および特性も電流源ｌ５Ａ−ＩＳＤを構成
するエミッタ抵抗の値および特性と同一に設定されてい
る。したがって、補正用電流源ＩＳＥを流れる電流の値
は、電流源ｌ５Ａ−ＩＳＤの各々を流れる電流の値に等
しく（ＩＭ８Ｂ／２）となる。

この実施例の動作は、図から明らかなように、前述した
第１の実施例とまったく同様にな゛るが、補正用電流源
ＩＳＫの特性が、電流源ＩＳＡ〜ＩＳＤとまったく同様
に設定されているので、電流源ＩＳＡ〜ＩＳｎを構成す
る、トランジスタのｖＢＥ、’ｈＦＥがロントやウェハ
ーによってばらついたとしても、それに適応した補正電
流を得ることができる。

なお、上述した第八第一の実施例における各部の電圧関
係の一例を示すと以下の通シになる。

まず、入力ディジタル信号は、′１′信号が５Ｖ程度、
′Ｏ＃信号が−１，５Ｖ程度に設定され、端子１５．１
４，２（１）電圧値が各に−ＩＶ、　−２Ｖ。

θ〜５ｖ程度に設定される。また、端子１９は、ＣＩ　
Ｍ　８　ｎ　／　２−２　Ｉ　ｎ　）なる電流が流れれ
ば良いので、その電圧値は任意に設定される。なお、上
記設定値は一例でおって、使用する回路等において、適
宜な値が設定できることは勿論である。

また、電流分割方式ＤＡ変換器１がダイナミック・エレ
メント・マツチング方式で構成され、かつ、電流分割器
が多段に設けられている時は、補正用の電流源ＩＳｉは
最上位ビットの電流ＩＭ８Ｂが流れるマルチ電流源と並
列に設ける方が良い。

また、上記各実施例においては、補正用トランジスタＴ
ｒ−Ａの特性と、Ｒ−２Ｒラダー方式ＤＡ変換器を構成
している各トランジスタの特性（温度特性等）を等しく
設定すれば、温度変化等カアっても、すべてのトランジ
スタのｈｆｅが同様に変化するため、精度が悪化するこ
とがなく、極め【好適である。

〔発明の効果〕

以上説明したように、この発明によれば、Ｒ−２Ｒラダ
ー抵抗群と、前記Ｒ−２Ｒラダー抵抗群の各ビット毎に
設けられる電流源トランジスタと、ビットスイッチ用ト
ランジスタとを具備し、下位側ビットの変換部となるＲ
−２Ｒラダー方式ディジタル・アナログ奪換部と、前記
Ｒ−２Ｒラダー方式ディジタル・アナログ変換部の電流
源となる（至） 補正用電流源（電流補正手段）。

とともに、上位側ビットの変換部となる電流分割方式デ
ィジタル・アナログ変換部と、前記Ｒ−２Ｒラダー方式
ディジタル・アナログ変換部から前記電流分割方式ディ
ジタル・アナログ変換部へ流れ込む電流のうち、前記各
トランジスタのベース電流の総和に等しい値の電流を補
正電流として引き抜く電流補正手段とを具備したので、
結合部分における信号精度が極めて高くなシ、この結果
、高精度化が図れるとともに電流分割方式側のビット数
を減らして電源電圧を低くすることができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示す回路図、 第一図はこの発明の第２の実施例の構成を示す回路図で
ある。 １・・・・・・電流分割方式ＤＡ変換器（電流分割方式
ＤＡ変換部）、２・・・・・・Ｒ−２Ｒラダー方式ＤＡ
変換器（Ｒ−２Ｒラダー方式ＤＡ変換部）、１８・・・
・・・電流分割器（電流補正手段）、Ｔｒ−Ａ・・・・
・・補正用トランジスタ（電流補正手段）、ＩＳＥ・・
・・・・の

Claims (3)

【特許請求の範囲】
1. （１）Ｒ−２Ｒラダー抵抗群と、前記Ｒ−２Ｒラダー抵
   抗群の各ビット毎に設けられる電流源トランジスタと、
   ビットスイッチ用トランジスタとを具備し、下位側ビッ
   トの変換部となるＲ−２Ｒラダー方式ディジタル・アナ
   ログ変換部と、 前記Ｒ−２Ｒラダー方式ディジタル・アナログ変換部の
   電流源となるとともに、上位側ビットの変換部となる電
   流分割方式ディジタル・アナログ変換部と、 前記Ｒ−２Ｒラダー方式ディジタル・アナログ変換部か
   ら前記電流分割方式ディジタル・アナログ変換部へ流れ
   込む電流のうち、前記各トランジスタのベース電流の総
   和に等しい値の電流を補正電流として引き抜く電流補正
   手段 とを具備することを特徴とするディジタル・アナログ変
   換器。
2. （２）前記電流補正手段は、電流増幅率が前記各トラン
   ジスタに等しい補正用トランジスタを具備するとともに
   、この補正用トランジスタのエミッタに補正電流に対応
   するエミッタ電流を流し、前記補正用トランジスタのベ
   ース電流を前記Ｒ−２Ｒラダー方式ディジタル・アナロ
   グ変換器と前記電流分割方式ディジタル・アナログ変換
   器との接続点から得るようにしたことを特徴とする特許
   請求の範囲第１項記載のディジタル・アナログ変換器。
3. （３）前記電流分割方式ディジタル・アナログ変換器の
   最上位ビット電流をつくる電流源トランジスタと並列に
   補正用電流源トランジスタを設け、この補正用電流源ト
   ランジスタの出力電流を分割することにより、前記補正
   用トランジスタのエミッタ電流をつくることを特徴とす
   る特許請求の範囲第２項記載のディジタル・アナログ変
   換器。