JPS61198923A - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
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- JPS61198923A JPS61198923A JP60037377A JP3737785A JPS61198923A JP S61198923 A JPS61198923 A JP S61198923A JP 60037377 A JP60037377 A JP 60037377A JP 3737785 A JP3737785 A JP 3737785A JP S61198923 A JPS61198923 A JP S61198923A
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- Japan
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- voltage
- current
- digital
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/662—Multiplexed conversion systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、デジタル・アナログ変換器に関する。
［従来技術］
最近のアナログ・デジタル（Ａ−Ｄ）およびデジタル・
アナログ（Ｄ−Ａ）変換器は、ますます高精度。
アナログ（Ｄ−Ａ）変換器は、ますます高精度。
高分解能および高速化の要求が増大してきている。特に
民生用では経済性の点から１チツプモノリシツクＩＣ化
することがなされてきた。
民生用では経済性の点から１チツプモノリシツクＩＣ化
することがなされてきた。
このように高性能化を追求するのと並行して、コスト低
下を計るべく多数のＡ［ｌおよびＯＡコンバータを必要
とするようなシステムを構成する場合のために、複数の
ＡｎおよびＯＡコンバータを１チツプ化することもなさ
れている。
下を計るべく多数のＡ［ｌおよびＯＡコンバータを必要
とするようなシステムを構成する場合のために、複数の
ＡｎおよびＯＡコンバータを１チツプ化することもなさ
れている。
しかしながら、このような■ｃ化されたＯＡ変換器等に
おいては、フルスケール調整等に際して、調整箇所が多
く、その作業は面倒であった。
おいては、フルスケール調整等に際して、調整箇所が多
く、その作業は面倒であった。
［目 的］
したがって、本発明の目的は、以上のような問題を解消
し、フルスケール調整が１ケ所で可能であり、単一電源
で動作する複数のＯＡコンバータが内蔵可能なＯＡ変換
器を提供することにある。
し、フルスケール調整が１ケ所で可能であり、単一電源
で動作する複数のＯＡコンバータが内蔵可能なＯＡ変換
器を提供することにある。
［実施例］
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明にかかるＯＡ変換器の一実施例を示す、
第１図において１１はバイアス回路、１２はＯＡ変換回
路、１３はＯＡ変換回路１２内の出力部としての電流−
電圧変換回路である。
第１図において１１はバイアス回路、１２はＯＡ変換回
路、１３はＯＡ変換回路１２内の出力部としての電流−
電圧変換回路である。
バイアス回路１１の端子ｌには、基準電圧Ｖｒｅｆから
ブリーダ（可変抵抗） ＶＲを介して電圧ｖｏを印加し
、抵抗Ｒ１およびＲ２によって電圧ｖｏを分圧した電圧
を第１作動増幅器Ａ１の＋入力端に印加し、抵抗Ｒ３を
介して電圧ｖｏから降下した電圧を第２作動増幅器Ａ２
の＋入力端に入力する。
ブリーダ（可変抵抗） ＶＲを介して電圧ｖｏを印加し
、抵抗Ｒ１およびＲ２によって電圧ｖｏを分圧した電圧
を第１作動増幅器Ａ１の＋入力端に印加し、抵抗Ｒ３を
介して電圧ｖｏから降下した電圧を第２作動増幅器Ａ２
の＋入力端に入力する。
第１作動増幅器Ａ１の出力端はトランジスタＱ１（ＮＰ
Ｎ型、エミッタ面積：３２）のベースに接続し、−入力
端は同トランジスタＱ１のコレクタに接続する。トラン
ジスタＱ１のエミッタは抵抗２Ｒ（抵抗値２×Ｒ（所定
値））を介して接地する。トランジスタＱ１のベースに
はトランジスタＱ２ （ＮＰＮ型、エミッタ面積＝３２
）のベースを接続する。トランジスタＱ１のコレクタは
第２作動増幅器Ａ２の＋入力端に接続する。
Ｎ型、エミッタ面積：３２）のベースに接続し、−入力
端は同トランジスタＱ１のコレクタに接続する。トラン
ジスタＱ１のエミッタは抵抗２Ｒ（抵抗値２×Ｒ（所定
値））を介して接地する。トランジスタＱ１のベースに
はトランジスタＱ２ （ＮＰＮ型、エミッタ面積＝３２
）のベースを接続する。トランジスタＱ１のコレクタは
第２作動増幅器Ａ２の＋入力端に接続する。
トランジスタＱ２のエミッタは抵抗２Ｒを介して接地し
、コレクタにはトランジスタＱ９（ＰＮＰ型）のコレク
タを接続する。トランジスタＱ９のベースには第２作動
増幅器Ａ２の出力端を接続し、同第２作動増幅器Ａ２の
一入力端をトランジスタＱ９のコレクタに接続スる。ト
ランジスタＱ９のエミッタには、電源電圧Ｖｃｃを印加
する。
、コレクタにはトランジスタＱ９（ＰＮＰ型）のコレク
タを接続する。トランジスタＱ９のベースには第２作動
増幅器Ａ２の出力端を接続し、同第２作動増幅器Ａ２の
一入力端をトランジスタＱ９のコレクタに接続スる。ト
ランジスタＱ９のエミッタには、電源電圧Ｖｃｃを印加
する。
このような構成のバイアス回路１１においては、第１作
動増幅器Ａ１の＋入力端電圧は、Ｒ２Ｘ Ｖｏ／（Ｒ１
中Ｒ２）となり、この電圧がトランジスタＱ１のコレク
タ電圧となる。よって、抵抗Ｒ３には、（Ｖｏ−Ｒ２Ｘ
Ｖｏ／（Ｒ１中 Ｒ２） ） ／ Ｒ３の電流Ｉｏが
流れる。２つの作動増幅器ＡＩおよびＡ２の入力バイア
ス電流（＋入力端に流れる電流）を無視すれば、この電
流！０がトランジスタＱ１のコレクタ電流となり、これ
がベース・エミッタ間電圧を共通にするトランジスタＱ
２にミラーされ、同トランジスタＱ２のコレクタ電流も
Ｉｏとなる。また、トランジスタＱ８のコレクタ電流も
■０となる。
動増幅器Ａ１の＋入力端電圧は、Ｒ２Ｘ Ｖｏ／（Ｒ１
中Ｒ２）となり、この電圧がトランジスタＱ１のコレク
タ電圧となる。よって、抵抗Ｒ３には、（Ｖｏ−Ｒ２Ｘ
Ｖｏ／（Ｒ１中 Ｒ２） ） ／ Ｒ３の電流Ｉｏが
流れる。２つの作動増幅器ＡＩおよびＡ２の入力バイア
ス電流（＋入力端に流れる電流）を無視すれば、この電
流！０がトランジスタＱ１のコレクタ電流となり、これ
がベース・エミッタ間電圧を共通にするトランジスタＱ
２にミラーされ、同トランジスタＱ２のコレクタ電流も
Ｉｏとなる。また、トランジスタＱ８のコレクタ電流も
■０となる。
ＯＡ変換回路１２の入力端子２には電源電圧Ｖｃｃを供
給し、端子３にはトランジスタＱ８のベース電圧を供給
し；端子４にはトランジスタＱ２のベース電圧を供給す
る。
給し、端子３にはトランジスタＱ８のベース電圧を供給
し；端子４にはトランジスタＱ２のベース電圧を供給す
る。
ＯＡ変換回路１２においては、６ビツトのＯＡ変換手段
として、Ｒ−２Ｒはしご型回路網と、エミッタ面積をデ
ジタル信号の各桁に対応した重みを持つようにトランジ
スタＱ１およびＱ２のエミッタに対応して各々異ならせ
た６つのトランジスタＱ３〜Ｑ８とを組合せたものを使
用する。各トランジスタＱ３〜Ｑ８は、そのベース−エ
ミッタ間電圧をトランジスタＱ２のベース−エミッタ電
圧と共通にする。したがって、各トランジスタ０３〜Ｑ
８は、そのエミッタ面積に応じたコレクタ電流が流れる
。
として、Ｒ−２Ｒはしご型回路網と、エミッタ面積をデ
ジタル信号の各桁に対応した重みを持つようにトランジ
スタＱ１およびＱ２のエミッタに対応して各々異ならせ
た６つのトランジスタＱ３〜Ｑ８とを組合せたものを使
用する。各トランジスタＱ３〜Ｑ８は、そのベース−エ
ミッタ間電圧をトランジスタＱ２のベース−エミッタ電
圧と共通にする。したがって、各トランジスタ０３〜Ｑ
８は、そのエミッタ面積に応じたコレクタ電流が流れる
。
電流−電圧変換回路１３においては、入力端子２からの
電源電圧Ｖｃｃを２つのトランジスタＱＩＯおよびＱｌ
ｌ（共にＰＮＰ型）のコレクタに印加し、同トランジス
タＱＩＯおよびＱｌｌのベースに入力端子３からのトラ
ンジスタＱ８のベース電圧を印加する。
電源電圧Ｖｃｃを２つのトランジスタＱＩＯおよびＱｌ
ｌ（共にＰＮＰ型）のコレクタに印加し、同トランジス
タＱＩＯおよびＱｌｌのベースに入力端子３からのトラ
ンジスタＱ８のベース電圧を印加する。
一方のトランジスタＱＩＯのエミッタは抵抗Ｒ４を介し
て接地すると共に第３作動増幅器Ａ３の＋入力端に接続
する。他方のトランジスタＱｌｌのエミッタは第３作動
増幅器Ａ３の一入力端に接続すると共に抵抗Ｒ５を介し
て第３作動増幅器Ａ３の出力端に接続する。２つのトラ
ンジスタＱ１０およびＱｌｌは、ベース−エミッタ間電
圧をバイアス回路１１のトランジスタＱ８のベース−エ
ミッタ間電圧と共通にす ゛るから、トランジスタ
Ｑ９に流れるコレクタ電流がミラーされて、２つのトラ
ンジスタＱＩＯおよびＱｌｌのコレクタ電流も共にＩｏ
となる。
て接地すると共に第３作動増幅器Ａ３の＋入力端に接続
する。他方のトランジスタＱｌｌのエミッタは第３作動
増幅器Ａ３の一入力端に接続すると共に抵抗Ｒ５を介し
て第３作動増幅器Ａ３の出力端に接続する。２つのトラ
ンジスタＱ１０およびＱｌｌは、ベース−エミッタ間電
圧をバイアス回路１１のトランジスタＱ８のベース−エ
ミッタ間電圧と共通にす ゛るから、トランジスタ
Ｑ９に流れるコレクタ電流がミラーされて、２つのトラ
ンジスタＱＩＯおよびＱｌｌのコレクタ電流も共にＩｏ
となる。
各トランジスタ０３〜Ｑ８のコレクタには、デジタル信
号入力端からのデジタル信号のレベル（Ｈｉｇｈまたは
Ｌａｗ）に応じて作動するアナログスイッチ５ＩＮＳＢ
を介して電源電圧ＶｃｃまたはトランジスタＱｌｌのエ
ミッタを接続する。デジタル信号レベルがＬａｗのとき
は電源電圧Ｖｃｃを接続し、 Ｈｉｇｈのときはトラン
ジスタＱｌｌのエミッタを接続する。
号入力端からのデジタル信号のレベル（Ｈｉｇｈまたは
Ｌａｗ）に応じて作動するアナログスイッチ５ＩＮＳＢ
を介して電源電圧ＶｃｃまたはトランジスタＱｌｌのエ
ミッタを接続する。デジタル信号レベルがＬａｗのとき
は電源電圧Ｖｃｃを接続し、 Ｈｉｇｈのときはトラン
ジスタＱｌｌのエミッタを接続する。
電流−電圧変換回路１３においては、抵抗Ｒ４の抵抗値
とＲ５の抵抗値とを等しくする。したがって、６つのデ
ジタル信号入力端がすべてＬｏｗレベルになったときは
、トランジスタＱｌｌのコレクタ電流Ｉｏは、すべて抵
抗Ｒ５に流れ、Ｉ］Ａ変換回路１２のＡＤ変換出力端と
しての第３作動増幅器Ａ３の出力端電圧はＯとなる。ま
た、６つのデジタル信号入力端がすべて旧ｇｈレベルに
なったときは、トランジスタＱｌｌのコレクタ電流およ
び第３作動増幅器Ａ３の出力端からの電流の合計電流が
トランジスタＱ３〜Ｑ８に流れ、その結果、第３作動増
幅器Ａ３の出力端電圧は２・Ｉｏ・Ｒ５（Ｒ５に流れる
電流はＩｏ）となる。
とＲ５の抵抗値とを等しくする。したがって、６つのデ
ジタル信号入力端がすべてＬｏｗレベルになったときは
、トランジスタＱｌｌのコレクタ電流Ｉｏは、すべて抵
抗Ｒ５に流れ、Ｉ］Ａ変換回路１２のＡＤ変換出力端と
しての第３作動増幅器Ａ３の出力端電圧はＯとなる。ま
た、６つのデジタル信号入力端がすべて旧ｇｈレベルに
なったときは、トランジスタＱｌｌのコレクタ電流およ
び第３作動増幅器Ａ３の出力端からの電流の合計電流が
トランジスタＱ３〜Ｑ８に流れ、その結果、第３作動増
幅器Ａ３の出力端電圧は２・Ｉｏ・Ｒ５（Ｒ５に流れる
電流はＩｏ）となる。
したがって、各重みを持った６つのデジタル信号入力端
５〜ｌＯに、 ＯＡ変換すべき実際のデジタル信号が入
力された場合には、第３作動増幅器Ａ３の出力端には、
入力デジタル信号値に対応した０から２・ＩｏｅＲ５ま
での間の値のアナログ電圧がとり出される。
５〜ｌＯに、 ＯＡ変換すべき実際のデジタル信号が入
力された場合には、第３作動増幅器Ａ３の出力端には、
入力デジタル信号値に対応した０から２・ＩｏｅＲ５ま
での間の値のアナログ電圧がとり出される。
以上のような構成においては、トランジスタＱｌ、抵抗
Ｒ１およびＲ２の比で定まるバイアス電圧を印加される
第１作動増幅器Ａ１およびトランジスタＱ１のコレクタ
電流を定める抵抗Ｒ３によって、ＤＡ変換手段を構成す
るトランジスタ０３〜Ｑ８に流す電流を定電流制御する
と共に、トランジスタＱ２およびＱ９．および第２作動
増幅器Ａ２を介してアナログ変換出力電圧をとり出す電
流−電圧変換回路１２を定電流制御する。しかもバイア
ス回路１１とＯＡ変換回路１２とは単一電源に接続する
。
Ｒ１およびＲ２の比で定まるバイアス電圧を印加される
第１作動増幅器Ａ１およびトランジスタＱ１のコレクタ
電流を定める抵抗Ｒ３によって、ＤＡ変換手段を構成す
るトランジスタ０３〜Ｑ８に流す電流を定電流制御する
と共に、トランジスタＱ２およびＱ９．および第２作動
増幅器Ａ２を介してアナログ変換出力電圧をとり出す電
流−電圧変換回路１２を定電流制御する。しかもバイア
ス回路１１とＯＡ変換回路１２とは単一電源に接続する
。
したがって、フルスケール調整はブリーダＶＲを調節す
るだけで行うことができ、また、抵抗Ｒ３と抵抗Ｒ４お
よびＲ５とは、通常同じ温度環境下に置かれるから、フ
ルスケール調整後、抵抗Ｒ３の値が、温度変化等により
変化したとすると、Ｉｏが変化するが抵抗Ｒ３の値の変
化と同一変化を抵抗Ｒ４およびＲ５もおこすことになる
。したがって、結果的に第３作動増幅器Ａ３の出力は変
化しない、しかも、Ｉ。
るだけで行うことができ、また、抵抗Ｒ３と抵抗Ｒ４お
よびＲ５とは、通常同じ温度環境下に置かれるから、フ
ルスケール調整後、抵抗Ｒ３の値が、温度変化等により
変化したとすると、Ｉｏが変化するが抵抗Ｒ３の値の変
化と同一変化を抵抗Ｒ４およびＲ５もおこすことになる
。したがって、結果的に第３作動増幅器Ａ３の出力は変
化しない、しかも、Ｉ。
が変化してもトランジスタ０３〜Ｑ８のコレクタ電流も
ＩＯと同調して変化するので第３作動増幅器Ａ３の出力
は変化しない。
ＩＯと同調して変化するので第３作動増幅器Ａ３の出力
は変化しない。
第３作動増幅器Ａ３のバイアス電位をＩＯ・Ｒ４に設定
しているためトランジスタ０３〜Ｑ８の回路およびアナ
ログスイッチ５ｔ−ｓｅの電圧マージンが確保される。
しているためトランジスタ０３〜Ｑ８の回路およびアナ
ログスイッチ５ｔ−ｓｅの電圧マージンが確保される。
よって、単一電源で本発明は動作可能である。また、そ
のため、複数個のＯＡ変換回路１２を１つのバイアス回
路１１に並列接続することができる。
のため、複数個のＯＡ変換回路１２を１つのバイアス回
路１１に並列接続することができる。
［効 果］
以上説明したように、本発明によればフルスケール調整
が１ケ所で可能であり、単一電源で使用可能であり、し
かも複数側のＯＡ変換回路を並列接続可能なＯＡ変換器
を提供することができる。
が１ケ所で可能であり、単一電源で使用可能であり、し
かも複数側のＯＡ変換回路を並列接続可能なＯＡ変換器
を提供することができる。
第１図は本発明に従って構成された６ビツトのＯＡ変換
器の回路図である。 １１・・・バイアス回路。 １２・・・ＯＡ変換回路、 １３・・・出力の電流−電圧変換回路。
器の回路図である。 １１・・・バイアス回路。 １２・・・ＯＡ変換回路、 １３・・・出力の電流−電圧変換回路。
Claims (1)
- 【特許請求の範囲】 電流出力型のデジタル・アナログ変換回路 と、 該デジタル・アナログ変換回路からの入力デジタル信号
値に対応した出力アナログ電流を電圧に変換して出力す
る出力用電流−電圧変換回路と、 前記デジタル・アナログ変換回路を定電流駆動する第１
手段と、 該第１手段によって制御され、前記電流−電圧変換回路
を定電流駆動する第２手段とを具えたことを特徴とする
デジタル・アナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037377A JPH0646709B2 (ja) | 1985-02-28 | 1985-02-28 | デジタル・アナログ変換器 |
| US07/145,653 US4982192A (en) | 1985-02-28 | 1988-01-13 | Digital-to-analog converter having common adjustment means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037377A JPH0646709B2 (ja) | 1985-02-28 | 1985-02-28 | デジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198923A true JPS61198923A (ja) | 1986-09-03 |
| JPH0646709B2 JPH0646709B2 (ja) | 1994-06-15 |
Family
ID=12495827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037377A Expired - Lifetime JPH0646709B2 (ja) | 1985-02-28 | 1985-02-28 | デジタル・アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4982192A (ja) |
| JP (1) | JPH0646709B2 (ja) |
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| JPH0284442U (ja) * | 1988-12-16 | 1990-06-29 | ||
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1985
- 1985-02-28 JP JP60037377A patent/JPH0646709B2/ja not_active Expired - Lifetime
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| KR100513906B1 (ko) * | 1995-12-22 | 2005-11-30 | 톰슨 | 디지털-아날로그변환기및전류합산형디지털-아날로그변환기 |
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| JPH0646709B2 (ja) | 1994-06-15 |
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