JPS61198749A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61198749A JPS61198749A JP60037516A JP3751685A JPS61198749A JP S61198749 A JPS61198749 A JP S61198749A JP 60037516 A JP60037516 A JP 60037516A JP 3751685 A JP3751685 A JP 3751685A JP S61198749 A JPS61198749 A JP S61198749A
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- JP
- Japan
- Prior art keywords
- circuit block
- input
- block
- circuit
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はチップの機能がプログラマブルな半導体集積回
路に関する。
路に関する。
近年、少量多品種の要求に伴ない次の様なＬＳＩが出現
している。
している。
（１）標準セル方式
ＬＳＩ内ｌこ便用される基本的な論理機能を有する回路
ブロックを予め計算機に登録しておき、計算機の自動処
ｅ＋こより、これらの回路ブロックを配置・配線し、所
望の最終製品を得る。
ブロックを予め計算機に登録しておき、計算機の自動処
ｅ＋こより、これらの回路ブロックを配置・配線し、所
望の最終製品を得る。
（２） ゲートアレイ方式
論理デートを構成する基本回路を予めウニ／′Ｘ−上ｌ
こアレイ状に配置しておき、この上に標準セル方式と同
じように自動配線によって配線パターンを決定し、所望
のＬＳＩを得る。
こアレイ状に配置しておき、この上に標準セル方式と同
じように自動配線によって配線パターンを決定し、所望
のＬＳＩを得る。
これらは完全手設計のＬＳＩに比べて開発期間が短いも
ののリソグラフィー技術を用いた製造工程が必要であり
、設計完了からＬＡＸ完成まで数週間〜数カ月かかると
いう問題がある。
ののリソグラフィー技術を用いた製造工程が必要であり
、設計完了からＬＡＸ完成まで数週間〜数カ月かかると
いう問題がある。
これに対し本出願人ｆこより仄の方法を検討した。
即ち、第２図に示す如く、１つ以上の論理機能素子によ
り構成された複数の回路ブロック２１１゜２１ｂ、・・
・・・・２１ｎが予め専用ＩＣの手法ｌこより配縁工程
を終了して基板に作り込まれ、１撞のチップから異なる
機能のＬ３Ｉを作ることができるようにされている。そ
して各回路ブロックの入力信号及び出力信号が電気的に
、ＯＮ、ＯＦＦ状態を書き込めるスイッチマトリクス上
に導びかれ、各回路ブロックの全ての入力信号にＥ！Ｆ
ＲＯＭや１ビツトメモリーを備えたＭＯ８１３Ｔ等のス
イッチ素子２２を介して接続可能となっている。２３は
Ｔ字状の信号出力用配線、２４は信号入力用配線である
。
り構成された複数の回路ブロック２１１゜２１ｂ、・・
・・・・２１ｎが予め専用ＩＣの手法ｌこより配縁工程
を終了して基板に作り込まれ、１撞のチップから異なる
機能のＬ３Ｉを作ることができるようにされている。そ
して各回路ブロックの入力信号及び出力信号が電気的に
、ＯＮ、ＯＦＦ状態を書き込めるスイッチマトリクス上
に導びかれ、各回路ブロックの全ての入力信号にＥ！Ｆ
ＲＯＭや１ビツトメモリーを備えたＭＯ８１３Ｔ等のス
イッチ素子２２を介して接続可能となっている。２３は
Ｔ字状の信号出力用配線、２４は信号入力用配線である
。
この方法によれば、フィールドプログラマブルであるた
め、ユーザーが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のＬＳＩを著るしく早く手に
する事ができる。しかも、ある定まった論理機能を肩す
る回路ブロックの入力信号と出力信号を接続下るという
形式で１．ＳＩの設計を行なうことができ、ボード上で
の＠理設計に慣れた設計者にとっても理解し易い。
め、ユーザーが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のＬＳＩを著るしく早く手に
する事ができる。しかも、ある定まった論理機能を肩す
る回路ブロックの入力信号と出力信号を接続下るという
形式で１．ＳＩの設計を行なうことができ、ボード上で
の＠理設計に慣れた設計者にとっても理解し易い。
ところが、この方法では、ある定まった論理（幾能を有
する機能ブロックは最初から構成さｎているため、この
作りつけの機能ブロックに無い論理が必要なシステム、
又は作りっけの機能ブロックのある１つを極端に多量に
必要とするような論理構成になっているシステムは、実
現できないという欠点があった。
する機能ブロックは最初から構成さｎているため、この
作りつけの機能ブロックに無い論理が必要なシステム、
又は作りっけの機能ブロックのある１つを極端に多量に
必要とするような論理構成になっているシステムは、実
現できないという欠点があった。
本発明は上記のような欠点に鑑みてなされたもので、シ
ステムの如何を問わず、当該システムを上述した方法で
作られた半導体集積回路を用いて実現することを目的と
したものである。
ステムの如何を問わず、当該システムを上述した方法で
作られた半導体集積回路を用いて実現することを目的と
したものである。
本発明は上記プログラマブルＬ８Ｉ＋こおいて少なくと
も１つの論理機能素子相互配線が為された異種の標準セ
ルにより構成することを特徴としている。
も１つの論理機能素子相互配線が為された異種の標準セ
ルにより構成することを特徴としている。
即ち、回路ブロック領域に異種の標準セルを多数配置し
て２き、ユーザーの要求があった時点でこれに配線工程
を施して必要な論理機能素子を必要数作り出荷するよう
にしたものである。或いはユーザーの要求があった時点
で標準セルを上記標準セル方式（１）により配置・配線
を行なう様にしてもよい。
て２き、ユーザーの要求があった時点でこれに配線工程
を施して必要な論理機能素子を必要数作り出荷するよう
にしたものである。或いはユーザーの要求があった時点
で標準セルを上記標準セル方式（１）により配置・配線
を行なう様にしてもよい。
本発明によれば、必要とする素子の過不足を効率的に調
整することができる。専用ＩＣの手法に比べて設計・製
造時間、即ち待ち時間も著るしく短かい。
整することができる。専用ＩＣの手法に比べて設計・製
造時間、即ち待ち時間も著るしく短かい。
また、１植の単位ゲートのみから作る手法に比べても面
積効率−動作速度の点で優れている。
積効率−動作速度の点で優れている。
以下、本発明の実施例を図面を用いて詳述する。
先ず、レイアウトを第２図を利用して説明する。
即ち、Ｓｉウェハーの一辺に回路ブロック２１ａ＃２１
ｂ・・・・・・２１ｎが作り込まれており、各回路ブロ
ックは、４インプツトＮＡＮＤゲート等、論理機能素子
の１つ以上により構成されている。この論理機能素子は
（、’ＭＯｆ（構成を為している。
ｂ・・・・・・２１ｎが作り込まれており、各回路ブロ
ックは、４インプツトＮＡＮＤゲート等、論理機能素子
の１つ以上により構成されている。この論理機能素子は
（、’ＭＯｆ（構成を為している。
回路ブロックの構成は次の通りである。
■ ４インプツトＮＡＮＤゲートを２つもつブロック
・・・ ・・・ １５１ｆｉ■ ２イ
ンプツトＮＡＮＤゲートを４つもつブロック
・・・ ・・・ １４ 個■ ８インプツトＮＡＮ
Ｄゲートを１つもつブロック
・・・
・・・ １ イ固■ ４つのインバータをもつブロ
ック・・・・・・１００個０８ビツトレジスタのブロッ
ク ・・・・・・１９個０２つのＤタイプフリップフロ
ップをもつブロック ・・・・
・・１９個■ ４インプツトのＡＮＤゲートを２つもつ
ブロック ・・・・・・１７
個■ ２対１データセレクタを４つもつブロック・・・
・・・１３個 ■ ４ビツトバイナリカウンタを２つもつブロック
曲・・ １１ 個ｏ ２−４ラインデ
コータを２つもつブロック・・・・・・ ７個 ｏ ３−８ラインデコーダをもつブロック・・・３個ｏ
４−１セレクタ８２つもつブロック ・・・５個０８
−１セレクタをもつブロック・・・・・・ ４個０８ビ
ット直列人カー並列出方シフトレジスタをもつブロック
・・曲 ３個■ ８ビット並列入カー
直列出力シフトレジスタをもっプロ、り
・曲・ ３個［相］ ８ビット直列入カー直列出力シ
フトレジスタをもつブロック ・・曲
２個■ 単安定マルチバイブレータを２つもつブロ
ック ・・曲 ４個
■ ２インプツトＯＲデート８４つもつブロック・・・
・・・ ４個 ［相］ ２インプツトＮＯＲゲートを４つもつブロック
・・・・軸 ３個＠ ＡＮＤ−Ｑ
Ｒインバータを２つもつブロック・・・３個■ ６４ビ
ットＲＡＭのブロック ・・・・・・ ３個＠ ２イン
プットＥＸＣＬＵＳＩＶｇ−ＯＦＬゲ ）’ｒ４つもつ
ブロック ・・・・・・ ２ （［ｆｆ１
０４ビツトコンパレータのブロック・・・ ３１固＠
Ｊ−にフリップフロップを２つもつブロック・・・・
・・ ４個 ＠ ９ビツトの偶／奇パリティジェネレータ／チェッカ
のブロック 曲・・ ３個＠ ４ビツト
バイナリ全加算器のブロック・・・２ ｉｍＯ２インプ
ツトマルチプレクサを４つもつプロ、り
・・曲 ５個＠ ｆｓ−Ｒラッチ８４つ
もつブロック・・・２個［相］ ＡＩ、Ｕのブロック
・・・・・・ １個＠ ８ビツトアドレサブ
ルラツチのブロック・・・・・・１個 ［株］ ルックアヘッドキャリジエネレータのブロック
・・・・・・ １ イ固即ち、２７
４個のＭＳＩからなる回路ブロックが備えられて種々の
用途に対応できる様にされている。そして各回路ブロッ
クの平均入方数は８、出力数は４である。論理機能素子
の人力部、出力部は、回路ブロックの入力部、出力部を
為している訳であるが、その出力部番こは出力バッファ
が夫々設けられている（図示しない）。そして出力部は
Ｔ字状の信号出力用配線２３、人力部はこれと交わる信
号入力用配＠２４１こ夫々接続されている。
・・・ ・・・ １５１ｆｉ■ ２イ
ンプツトＮＡＮＤゲートを４つもつブロック
・・・ ・・・ １４ 個■ ８インプツトＮＡＮ
Ｄゲートを１つもつブロック
・・・
・・・ １ イ固■ ４つのインバータをもつブロ
ック・・・・・・１００個０８ビツトレジスタのブロッ
ク ・・・・・・１９個０２つのＤタイプフリップフロ
ップをもつブロック ・・・・
・・１９個■ ４インプツトのＡＮＤゲートを２つもつ
ブロック ・・・・・・１７
個■ ２対１データセレクタを４つもつブロック・・・
・・・１３個 ■ ４ビツトバイナリカウンタを２つもつブロック
曲・・ １１ 個ｏ ２−４ラインデ
コータを２つもつブロック・・・・・・ ７個 ｏ ３−８ラインデコーダをもつブロック・・・３個ｏ
４−１セレクタ８２つもつブロック ・・・５個０８
−１セレクタをもつブロック・・・・・・ ４個０８ビ
ット直列人カー並列出方シフトレジスタをもつブロック
・・曲 ３個■ ８ビット並列入カー
直列出力シフトレジスタをもっプロ、り
・曲・ ３個［相］ ８ビット直列入カー直列出力シ
フトレジスタをもつブロック ・・曲
２個■ 単安定マルチバイブレータを２つもつブロ
ック ・・曲 ４個
■ ２インプツトＯＲデート８４つもつブロック・・・
・・・ ４個 ［相］ ２インプツトＮＯＲゲートを４つもつブロック
・・・・軸 ３個＠ ＡＮＤ−Ｑ
Ｒインバータを２つもつブロック・・・３個■ ６４ビ
ットＲＡＭのブロック ・・・・・・ ３個＠ ２イン
プットＥＸＣＬＵＳＩＶｇ−ＯＦＬゲ ）’ｒ４つもつ
ブロック ・・・・・・ ２ （［ｆｆ１
０４ビツトコンパレータのブロック・・・ ３１固＠
Ｊ−にフリップフロップを２つもつブロック・・・・
・・ ４個 ＠ ９ビツトの偶／奇パリティジェネレータ／チェッカ
のブロック 曲・・ ３個＠ ４ビツト
バイナリ全加算器のブロック・・・２ ｉｍＯ２インプ
ツトマルチプレクサを４つもつプロ、り
・・曲 ５個＠ ｆｓ−Ｒラッチ８４つ
もつブロック・・・２個［相］ ＡＩ、Ｕのブロック
・・・・・・ １個＠ ８ビツトアドレサブ
ルラツチのブロック・・・・・・１個 ［株］ ルックアヘッドキャリジエネレータのブロック
・・・・・・ １ イ固即ち、２７
４個のＭＳＩからなる回路ブロックが備えられて種々の
用途に対応できる様にされている。そして各回路ブロッ
クの平均入方数は８、出力数は４である。論理機能素子
の人力部、出力部は、回路ブロックの入力部、出力部を
為している訳であるが、その出力部番こは出力バッファ
が夫々設けられている（図示しない）。そして出力部は
Ｔ字状の信号出力用配線２３、人力部はこれと交わる信
号入力用配＠２４１こ夫々接続されている。
そして、その交点にはスイッチ素子２２が設けられてい
る。従って、人出力部間の結線は基本的に１スイツチで
隣み、１つの′４流パスに伴なう等電位配線長は＠２図
から判る様に、チップの辺の長さをｌとして平均２．５
ノに押えられ時定数による遅れが防止されている。
る。従って、人出力部間の結線は基本的に１スイツチで
隣み、１つの′４流パスに伴なう等電位配線長は＠２図
から判る様に、チップの辺の長さをｌとして平均２．５
ノに押えられ時定数による遅れが防止されている。
＠１図は回路ブロック領域の拡大図である。１１はＩｌ
ｏ セル列、１２は配線チャネル、１３は１つの箱が
ＮＡＮＤ、Ｎ０ＦＬ、Ｆ／Ｆ等の標準セル列である６１
４は出力ドライバー列、１５は信号入力用配線、１６は
信号出力用配線である。そして相互間は配線で結線され
ている。即ち異種の標準セルの組み合わせｌこより論理
機能素子が形成されている。この様な手法は複数の回路
ブロックに適用してもよい。
ｏ セル列、１２は配線チャネル、１３は１つの箱が
ＮＡＮＤ、Ｎ０ＦＬ、Ｆ／Ｆ等の標準セル列である６１
４は出力ドライバー列、１５は信号入力用配線、１６は
信号出力用配線である。そして相互間は配線で結線され
ている。即ち異種の標準セルの組み合わせｌこより論理
機能素子が形成されている。この様な手法は複数の回路
ブロックに適用してもよい。
これらはユーザーの要求がありた時点で配線或いは配置
・配線を行ない、必要とする素子を作り０れに応えるこ
とが出来る。
・配線を行ない、必要とする素子を作り０れに応えるこ
とが出来る。
第１図は本発明の詳細な説明する平面図、第２図はプロ
グラマブルＩ、ＩＩの平面図である。 図において、 １１・・・工１０セル列、１２・・・配線ネヤネル、１
３・・・基本セル列、１４・・・ドライバー列、１５・
・・入力線、１６・・・出力線。
グラマブルＩ、ＩＩの平面図である。 図において、 １１・・・工１０セル列、１２・・・配線ネヤネル、１
３・・・基本セル列、１４・・・ドライバー列、１５・
・・入力線、１６・・・出力線。
Claims (1)
- 基板に作り込まれた、それ自体論理機能を有し、かつ信
号の入力部及び信号の出力部を有する複数の回路ブロッ
クと、この複数の回路ブロックからなる回路ブロック領
域に隣接し、前期基板上に形成された配線領域とを備え
、前記回路ブロック領域は複数種の論理機能素子の集合
から構成され、前記配線領域は互いに交わる信号入力用
配線群及び信号出力用配線群から構成され、前記信号入
力用配線群は各回路ブロックの信号入力部に夫々接続さ
れ、前記信号出力用配線群は各回路ブロックの信号の出
力部に夫々接続され、かつこれら接続はその回路ブロッ
クが隣接する前記配線領域において行なわれ、前記信号
入力用配線群と前記信号出力用配線群との交差部には夫
々スイッチ素子が設けられ、このスイッチ素子のＯＮ、
ＯＦＦ状態を制御することにより各回路ブロック間の信
号の入出力関係が決定され所望の集積回路が構築され、
前記論理機能素子の少なくとも１つは異種の標準セルを
相互配線して構成されてなる事を特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037516A JPS61198749A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037516A JPS61198749A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198749A true JPS61198749A (ja) | 1986-09-03 |
Family
ID=12499700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037516A Pending JPS61198749A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198749A (ja) |
-
1985
- 1985-02-28 JP JP60037516A patent/JPS61198749A/ja active Pending
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