JPH0616532B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0616532B2 JPH0616532B2 JP60039246A JP3924685A JPH0616532B2 JP H0616532 B2 JPH0616532 B2 JP H0616532B2 JP 60039246 A JP60039246 A JP 60039246A JP 3924685 A JP3924685 A JP 3924685A JP H0616532 B2 JPH0616532 B2 JP H0616532B2
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- JP
- Japan
- Prior art keywords
- wiring
- signal output
- circuit
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はチップの機能がプログラマブルな半導体集積回
路に関する。
路に関する。
近年、半導体集積回路に対する少量多品種の要求に伴
い、次のようなＬＳＩが出現している。
い、次のようなＬＳＩが出現している。
（１）標準セル方式 ＬＳＩ内に使用される回路ブロックを予め計算機に登録
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。
（２）ゲートアレイ方式 論理ゲートを構成する基本回路を予め基板上にアレイ状
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。
これらは完全手設計のＬＳＩに比べると開発期間が短い
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。
これに対し本出願人は先に、チップの機能を完全にフィ
ールド・プログラマブルとしたＬＳＩ方式を提案してい
る。（特願昭５８−１５７７１８号）。その基本構成は
第６図に示す通りである。図において、一つ以上の論理
技能素子により構成された回路ブロック５１１，５
１２，…，５１Ｎは予め専用ＩＣの手法により配線工程
を終了した状態で基板に作り込まれる。この回路ブロッ
ク領域５１に隣接して配線領域が設けられ、ここに互い
に交差する信号入力用配線群５３と信号出力用配線群５
２が配設される。各信号入力用配線５３はそのままそれ
ぞれ回路ブロックの信号入力端子に接続される。各信号
出力用配線５２はＴ字路をなす分野配線によりそれぞれ
回路ブロックの信号出力端子に接続される。そしてこの
配線領域の信号出力用配線群５２と信号入力用配線群５
３の各交差部には、信号出力用配線と信号入力用配線を
接続するための電気的にＯＮ，ＯＦＦ状態を書込むこと
のできるスイッチ素子５４が設けられている。スイッチ
素子５４は例えば、Ｅ２ＰＲＯＭや１ビットメモリを備
えたＭＯＳＦＥＴ等である。
ールド・プログラマブルとしたＬＳＩ方式を提案してい
る。（特願昭５８−１５７７１８号）。その基本構成は
第６図に示す通りである。図において、一つ以上の論理
技能素子により構成された回路ブロック５１１，５
１２，…，５１Ｎは予め専用ＩＣの手法により配線工程
を終了した状態で基板に作り込まれる。この回路ブロッ
ク領域５１に隣接して配線領域が設けられ、ここに互い
に交差する信号入力用配線群５３と信号出力用配線群５
２が配設される。各信号入力用配線５３はそのままそれ
ぞれ回路ブロックの信号入力端子に接続される。各信号
出力用配線５２はＴ字路をなす分野配線によりそれぞれ
回路ブロックの信号出力端子に接続される。そしてこの
配線領域の信号出力用配線群５２と信号入力用配線群５
３の各交差部には、信号出力用配線と信号入力用配線を
接続するための電気的にＯＮ，ＯＦＦ状態を書込むこと
のできるスイッチ素子５４が設けられている。スイッチ
素子５４は例えば、Ｅ２ＰＲＯＭや１ビットメモリを備
えたＭＯＳＦＥＴ等である。
この方式によれば、チップの機能がフィールド・プログ
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のＬＳＩを著しく速く手にすることができる。しかも、
ある定まった論理機能を有する回路ブロックの入力信号
と出力信号を接続するという形式でＬＳＩの設計を行な
うことができ、ボード上での論理設計に慣れた設計者に
とっても理解しやすい。
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のＬＳＩを著しく速く手にすることができる。しかも、
ある定まった論理機能を有する回路ブロックの入力信号
と出力信号を接続するという形式でＬＳＩの設計を行な
うことができ、ボード上での論理設計に慣れた設計者に
とっても理解しやすい。
ところでこの方式では、前述のように信号出力用配線群
５２と信号入力用配線群５３の各交差部にスイッチ素子
５４が設けられる。一つの信号出力用配線にＭＯＳＦＥ
Ｔからなるスイッチ素子を介して多数の信号入力用配線
が接続される様子を示すと第７図の通りである。この状
態で例えば、一つのＭＯＳＦＥＴスイッチ素子がＯＮで
あり、他の全てのスイッチ素子がＯＦＦである場合を考
える。この場合でも一つの信号出力用配線に添う全ての
スイッチ素子の拡散層がこの信号出力用配線に接続され
るため、信号出力用配線には配線容量の他に複数のスイ
ッチ素子の拡散層が負荷容量として付加される。従って
このままでは、ある回路ブロックの出力信号の他の回路
ブロックへの伝搬遅延時間が大きいものとなり、ＬＳＩ
の高速動作を妨げることになる。
５２と信号入力用配線群５３の各交差部にスイッチ素子
５４が設けられる。一つの信号出力用配線にＭＯＳＦＥ
Ｔからなるスイッチ素子を介して多数の信号入力用配線
が接続される様子を示すと第７図の通りである。この状
態で例えば、一つのＭＯＳＦＥＴスイッチ素子がＯＮで
あり、他の全てのスイッチ素子がＯＦＦである場合を考
える。この場合でも一つの信号出力用配線に添う全ての
スイッチ素子の拡散層がこの信号出力用配線に接続され
るため、信号出力用配線には配線容量の他に複数のスイ
ッチ素子の拡散層が負荷容量として付加される。従って
このままでは、ある回路ブロックの出力信号の他の回路
ブロックへの伝搬遅延時間が大きいものとなり、ＬＳＩ
の高速動作を妨げることになる。
本発明は上記の点に鑑み、出力信号用配線での伝搬遅延
時間を小さくして高速動作を可能とした、チップの機能
がプログラマブルな半導体集積回路を提供することを目
的とする。
時間を小さくして高速動作を可能とした、チップの機能
がプログラマブルな半導体集積回路を提供することを目
的とする。
本発明は、前述したスイッチ・マトリクスによりチップ
の機能をプログラマブルとしたＬＳＩについて、その各
信号出力用配線の途中に配線の負荷容量を低減する手段
を設けたことを特徴とする。例えば負荷容量を低減する
手段として、信号出力用配線の中間に一箇所あるいは必
要なら複数箇所に、バッファ回路やスイッチ素子等を挿
入する。
の機能をプログラマブルとしたＬＳＩについて、その各
信号出力用配線の途中に配線の負荷容量を低減する手段
を設けたことを特徴とする。例えば負荷容量を低減する
手段として、信号出力用配線の中間に一箇所あるいは必
要なら複数箇所に、バッファ回路やスイッチ素子等を挿
入する。
本発明によれば、回路ブロック間を接続する信号配線の
負荷容量を低減することにより、信号伝搬遅延時間を短
縮して高速の論理動作を可能とした、チップ機能がプロ
グラマブルであるＬＳＩを得ることができる。
負荷容量を低減することにより、信号伝搬遅延時間を短
縮して高速の論理動作を可能とした、チップ機能がプロ
グラマブルであるＬＳＩを得ることができる。
以下本発明の実施例を説明する。
第１図は一実施例の構成を示す。図に示すようにＳｉウ
ェーハの一辺に複数の回路ブロック１１１，１１２，
…，１１Ｎが作り込まれて回路ブロック領域１１が形成
されている。各回路ブロックは、４インプットＮＡＮＤ
ゲートなど、論理機能素子の一つ以上により構成されて
いる。この論理機能素子は例えばＣＭＯＳ構成であり、
専用ＩＣ即ち標準セル方式における手書きの標準セルあ
るいは配線済みのゲートアレイである。
ェーハの一辺に複数の回路ブロック１１１，１１２，
…，１１Ｎが作り込まれて回路ブロック領域１１が形成
されている。各回路ブロックは、４インプットＮＡＮＤ
ゲートなど、論理機能素子の一つ以上により構成されて
いる。この論理機能素子は例えばＣＭＯＳ構成であり、
専用ＩＣ即ち標準セル方式における手書きの標準セルあ
るいは配線済みのゲートアレイである。
具体的な回路ブロック領域の構成例は次の通りである。
（１）４インプットＮＡＮＤゲートを２つもつブロック
……１５個 （２）２インプットＮＡＮＤゲートを４つもつブロック
……１４個 （３）８インプットＮＡＮＤゲートを１つもつブロック
……１個 （４）４つのインバータをもつブロック ……１００個 （５）８ビットレジスタのブロック ……１９個 （６）２つのＤタイプフリップフロップをもつブロック
……１９個 （７）４インプットのＡＮＤゲートを２つもつブロック
……１７個 （８）２対１データ・セレクタを４つもつブロック …
…１３個 （９）４ビット・バイナリカウンタを２つもつブロック
……１１個 （10）２−４ラインデコーダを２つもつブロック ……
７個 （11）３−８ラインデコーダをもつブロック ……３個 （12）４−１セレクタを２つもつブロック ……５個 （13）８−１セレクタをもつブロック ……４個 （14）８ビット直列入力−並列入力シフトレジスタをも
つブロック ……３個 （15）８ビット並列入力−直列出力シフトレジスタをも
つブロック ……３個 （16）８ビット直列入力−直受出力シフトレジスタをも
つブロック ……２個 （17）単安定マルチバイブレータを２つもつブロック
……４個 （18）２インプットＯＲゲートを４つもつブロック …
…４個 （19）２インプットＮＯＲゲートを４つもつブロック
……３個 （20）ＡＮＤ−ＯＲインバータを２つもつブロック …
…３個 （21）６４ビットＲＡＭのブロック ……３個 （22）２インプットＥＸＣＬＵＳＩＶＥ−ＯＲゲートを
４つもつブロック ……２個 （23）４ビット・コンパレータのブロック ……３個 （24）Ｊ−Ｋフリップフロップを２つもつブロック …
…４個 （25）９ビットの偶／奇パリティ・ジェネレータ／チェ
ッカのブロック ……３個 （26）４ビット・バイナリ全加算器のブロック ……２
個 （27）２インプット・マルチプレクサを４つもつブロッ
ク ……５個 （28）Ｓ−Ｒラッチを４つもつブロック ……２個 （29）ＡＬＵのブロック ……１個 （30）８ビット・アドレサブルラッチのブロック ……
１個 （31）ルックアヘッド・キャリージェネレータのブロッ
ク ……１個 以上、２７４個のＭＳＩからなる回路ブロックが回路ブ
ロック領域１１に形成されて、一種のチップからあらゆ
る機能のＬＳＩを作り出すことができるようになってい
る。各回路ブロックの平均入力数は８、出力数は４であ
る。論理機能素子の入力部，出力部は回路ブロックの入
力部，出力部をなしている訳であるが、その出力部には
それぞれ出力バッファが設けられている（図示しな
い）。そして出力部はＴ字路をなすように信号出力用配
線３２に固定的に接続され、入力部はこの出力用配線３
２と交差する信号入力用配線３３にそれぞれ接続されて
いる。信号出力用配線３２と信号入力用配線３３の各交
差部にはそれぞれスイッチ素子３４が設けられている。
このスイッチ素子３４は前述のようにＥ２ＰＲＯＭや１
ビットメモリ付のＭＯＳＦＥＴ等であり、このスイッチ
素子３４を外部から電気的に制御して信号出力用配線３
２と信号入力用配線３３の接続を行ない得るようになっ
ている。即ち入出力部の結線は基本的に１スイッチで済
み、１つの電流パスに伴う等電位配線長は配線領域の辺
の長さをｌとしたとき、平均２．５ｌになる。
……１５個 （２）２インプットＮＡＮＤゲートを４つもつブロック
……１４個 （３）８インプットＮＡＮＤゲートを１つもつブロック
……１個 （４）４つのインバータをもつブロック ……１００個 （５）８ビットレジスタのブロック ……１９個 （６）２つのＤタイプフリップフロップをもつブロック
……１９個 （７）４インプットのＡＮＤゲートを２つもつブロック
……１７個 （８）２対１データ・セレクタを４つもつブロック …
…１３個 （９）４ビット・バイナリカウンタを２つもつブロック
……１１個 （10）２−４ラインデコーダを２つもつブロック ……
７個 （11）３−８ラインデコーダをもつブロック ……３個 （12）４−１セレクタを２つもつブロック ……５個 （13）８−１セレクタをもつブロック ……４個 （14）８ビット直列入力−並列入力シフトレジスタをも
つブロック ……３個 （15）８ビット並列入力−直列出力シフトレジスタをも
つブロック ……３個 （16）８ビット直列入力−直受出力シフトレジスタをも
つブロック ……２個 （17）単安定マルチバイブレータを２つもつブロック
……４個 （18）２インプットＯＲゲートを４つもつブロック …
…４個 （19）２インプットＮＯＲゲートを４つもつブロック
……３個 （20）ＡＮＤ−ＯＲインバータを２つもつブロック …
…３個 （21）６４ビットＲＡＭのブロック ……３個 （22）２インプットＥＸＣＬＵＳＩＶＥ−ＯＲゲートを
４つもつブロック ……２個 （23）４ビット・コンパレータのブロック ……３個 （24）Ｊ−Ｋフリップフロップを２つもつブロック …
…４個 （25）９ビットの偶／奇パリティ・ジェネレータ／チェ
ッカのブロック ……３個 （26）４ビット・バイナリ全加算器のブロック ……２
個 （27）２インプット・マルチプレクサを４つもつブロッ
ク ……５個 （28）Ｓ−Ｒラッチを４つもつブロック ……２個 （29）ＡＬＵのブロック ……１個 （30）８ビット・アドレサブルラッチのブロック ……
１個 （31）ルックアヘッド・キャリージェネレータのブロッ
ク ……１個 以上、２７４個のＭＳＩからなる回路ブロックが回路ブ
ロック領域１１に形成されて、一種のチップからあらゆ
る機能のＬＳＩを作り出すことができるようになってい
る。各回路ブロックの平均入力数は８、出力数は４であ
る。論理機能素子の入力部，出力部は回路ブロックの入
力部，出力部をなしている訳であるが、その出力部には
それぞれ出力バッファが設けられている（図示しな
い）。そして出力部はＴ字路をなすように信号出力用配
線３２に固定的に接続され、入力部はこの出力用配線３
２と交差する信号入力用配線３３にそれぞれ接続されて
いる。信号出力用配線３２と信号入力用配線３３の各交
差部にはそれぞれスイッチ素子３４が設けられている。
このスイッチ素子３４は前述のようにＥ２ＰＲＯＭや１
ビットメモリ付のＭＯＳＦＥＴ等であり、このスイッチ
素子３４を外部から電気的に制御して信号出力用配線３
２と信号入力用配線３３の接続を行ない得るようになっ
ている。即ち入出力部の結線は基本的に１スイッチで済
み、１つの電流パスに伴う等電位配線長は配線領域の辺
の長さをｌとしたとき、平均２．５ｌになる。
またこの実施例では、各信号出力用配線３２の中間位置
に、配線の負荷容量を低減する手段としてバッファ回路
３５を挿入している。
に、配線の負荷容量を低減する手段としてバッファ回路
３５を挿入している。
一本の信号出力用配線３２に対するバッファ回路３５の
挿入の様子を具体的に示せば、第２図の通りである。第
２図は、信号出力用配線３２と信号入力用配線３３の交
差部のスイッチ押３４がＭＯＳＦＥＴであり、信号出力
用配線３２の中間に挿入するバッファ回路３５としてＥ
／ＤタイプのＭＯＳインバータを２段接続したものを用
いた例を示している。
挿入の様子を具体的に示せば、第２図の通りである。第
２図は、信号出力用配線３２と信号入力用配線３３の交
差部のスイッチ押３４がＭＯＳＦＥＴであり、信号出力
用配線３２の中間に挿入するバッファ回路３５としてＥ
／ＤタイプのＭＯＳインバータを２段接続したものを用
いた例を示している。
この実施例によれば、先願の発明と同様にチップの機能
が電気的にプログラマブルな、高機能のＬＳＩが得られ
る。
が電気的にプログラマブルな、高機能のＬＳＩが得られ
る。
更にこの実施例によれば、次のような効果が得られる。
即ち、信号出力配線３２のうちバッファ回路３５の入力
端子側の半分について見ると、スイッチ素子３４の拡散
層容量及びバッファ回路３５の入力段ゲート容量が負荷
容量として入るが、バッファ回路３５の出力端子側の配
線に付随するスイッチ素子の拡散層容量は負荷とならな
い。従って信号出力配線での伝搬遅延時間は短いものと
なり、高速動作が可能なＬＳＩが得られる。またバッフ
ァ回路３５を挿入することによりそれ以降の配線に対す
るドライブ能力が増す。特にこの効果は、高密度，高集
積化が一層進んで入出力線の数が増大する程に大きいも
のとなる。
即ち、信号出力配線３２のうちバッファ回路３５の入力
端子側の半分について見ると、スイッチ素子３４の拡散
層容量及びバッファ回路３５の入力段ゲート容量が負荷
容量として入るが、バッファ回路３５の出力端子側の配
線に付随するスイッチ素子の拡散層容量は負荷とならな
い。従って信号出力配線での伝搬遅延時間は短いものと
なり、高速動作が可能なＬＳＩが得られる。またバッフ
ァ回路３５を挿入することによりそれ以降の配線に対す
るドライブ能力が増す。特にこの効果は、高密度，高集
積化が一層進んで入出力線の数が増大する程に大きいも
のとなる。
第２図では、バッファ回路としてＥ／Ｄ構成のインバー
タを用いたが、例えばＣＭＯＳ構成を用いる等他の形式
のバッファ回路を利用することも可能である。
タを用いたが、例えばＣＭＯＳ構成を用いる等他の形式
のバッファ回路を利用することも可能である。
第３図は本発明の別の実施例の構成を第１図に対応させ
て示す。第１図と異なる点は、信号出力用配線の中間に
挿入する負荷容量低減手段として、伝送ゲートとなるス
イッチ素子３６を用いていることである。図の場合スイ
ッチ素子３６としてＭＯＳＦＥＴを用いている。このＭ
ＯＳＦＥＴのゲート端子は外部からＯＮ，ＯＦＦを制御
する制御線３７（３７１，３７２，…）として導出され
ている。
て示す。第１図と異なる点は、信号出力用配線の中間に
挿入する負荷容量低減手段として、伝送ゲートとなるス
イッチ素子３６を用いていることである。図の場合スイ
ッチ素子３６としてＭＯＳＦＥＴを用いている。このＭ
ＯＳＦＥＴのゲート端子は外部からＯＮ，ＯＦＦを制御
する制御線３７（３７１，３７２，…）として導出され
ている。
このような構成として、論理設計後一つの信号出力用配
線に関係する回路ブロックが図の上下いずれかに偏る場
合、スィッチ素子３６をＯＦＦとする。たとえば第３図
に太線で示すように回路ブロック１１１の出力を回路ブ
ロック１１３に入力し、回路ブロック１１３の出力を回
路ブロック１１１に入力するように論理設計した場合、
制御線３７１及び３７２によりこの信号出力用配線３２
のスイッチ素子３６をＯＦＦにする。これにより、信号
出力用配線３２のうち不要な部分を実質的に切離すこと
ができ、配線長の低減のみならず不要な配線に付随する
スイッチ素子の容量が負荷として入らないようにするこ
とができる。従って先の実施例と同様に、信号伝搬の遅
延を小さくして、ＬＳＩの高速動作を可能にする。
線に関係する回路ブロックが図の上下いずれかに偏る場
合、スィッチ素子３６をＯＦＦとする。たとえば第３図
に太線で示すように回路ブロック１１１の出力を回路ブ
ロック１１３に入力し、回路ブロック１１３の出力を回
路ブロック１１１に入力するように論理設計した場合、
制御線３７１及び３７２によりこの信号出力用配線３２
のスイッチ素子３６をＯＦＦにする。これにより、信号
出力用配線３２のうち不要な部分を実質的に切離すこと
ができ、配線長の低減のみならず不要な配線に付随する
スイッチ素子の容量が負荷として入らないようにするこ
とができる。従って先の実施例と同様に、信号伝搬の遅
延を小さくして、ＬＳＩの高速動作を可能にする。
第４図は本発明の更に別の実施例の構成を第１図に対応
させて示す。この実施例では信号出力用配線３２の中間
位置に挿入する負荷容量低減手段として、トライステー
ト・バッファ回路３８を用いている。これらトライステ
ート・バッファ回路３８の制御端子は先の実施例と同様
に制御線３９（３９１，３９２，…）として外部に導出
される。トライステート・バッファ回路３８はよく知ら
れているように、制御信号がＯＦＦのときは出力端子が
高インピーダンスとなり、ＯＮのときは入力と同じ論理
値が出力される。
させて示す。この実施例では信号出力用配線３２の中間
位置に挿入する負荷容量低減手段として、トライステー
ト・バッファ回路３８を用いている。これらトライステ
ート・バッファ回路３８の制御端子は先の実施例と同様
に制御線３９（３９１，３９２，…）として外部に導出
される。トライステート・バッファ回路３８はよく知ら
れているように、制御信号がＯＦＦのときは出力端子が
高インピーダンスとなり、ＯＮのときは入力と同じ論理
値が出力される。
このような構成として、先の実施例と同様に論理設計後
一つの信号出力用配線に関係する回路ブロックが上下い
ずれかに偏る場合は制御線３９によりトライステート・
バッファ回路３８の出力を高インピーダンスとする。例
えば第４図に太線で示すように回路ブロック１１１の出
力を回路ブロック１１３に入力するように設計した場
合、制御線３９１の制御信号をＯＦＦとする。これによ
り、この信号出力用配線の下半分は先の実施例と同様に
切離される。同じく太線で示すように最下段の回路ブロ
ック１１Ｎの出力を最上段の回路ブロック１１１に入力
するような論理設計をした場合は、この信号出力用配線
のトライステート・バッファ回路の制御線３９６をＯＮ
にして、第１図の実施例と同様にこの信号出力用配線の
不要な負荷容量を低減すると同時に配線駆動能力を増大
させる。
一つの信号出力用配線に関係する回路ブロックが上下い
ずれかに偏る場合は制御線３９によりトライステート・
バッファ回路３８の出力を高インピーダンスとする。例
えば第４図に太線で示すように回路ブロック１１１の出
力を回路ブロック１１３に入力するように設計した場
合、制御線３９１の制御信号をＯＦＦとする。これによ
り、この信号出力用配線の下半分は先の実施例と同様に
切離される。同じく太線で示すように最下段の回路ブロ
ック１１Ｎの出力を最上段の回路ブロック１１１に入力
するような論理設計をした場合は、この信号出力用配線
のトライステート・バッファ回路の制御線３９６をＯＮ
にして、第１図の実施例と同様にこの信号出力用配線の
不要な負荷容量を低減すると同時に配線駆動能力を増大
させる。
従ってこの実施例によっても、信号の伝搬遅延を小さく
して高速動作可能なＬＳＩを得ることができる。
して高速動作可能なＬＳＩを得ることができる。
第５図（ａ）（ｂ）は更に他の実施例を示す。回路ブロ
ックの種類及び数が多くなると、スイッチ・マトリクス
のスイッチ素子数が膨大なものとなる。スイッチ素子数
を減らすためには、一つの回路ブロックを更に下位の複
数の回路ブロックとスイッチ・マトリクスにより構成す
る，いわゆる階層構造とすることが有用である。第５図
（ａ）（ｂ）はその様な場合に本発明を適用したもので
ある。即ち、第５図（ａ）に示す回路ブロック１１１，
１１２，…は同図（ｂ）に示すようにそれぞれが更に下
位の複数のブロック１１１，１１２，１１３，…の集合
として構成され、これらの間を結成するためのスイッチ
・マトリクス４２が各回路ブロック１１１，１１２，…
の領域内に形成され、このいわば下位のスイッチ・マト
リクス４２の入出力が上位のスイッチ・マトリクス４１
により結線されるようになっている。このような構成と
したプログラマブルＬＳＩにおいて、この実施例では、
各回路ブロック１１１，１１２，…内にある下位のスイ
ッチ・マトリクス４２と上位のスイッチ・マトリクス４
１の間の接続部分に、配線の負荷容量を低減するための
バッファ回路４３を挿入している。
ックの種類及び数が多くなると、スイッチ・マトリクス
のスイッチ素子数が膨大なものとなる。スイッチ素子数
を減らすためには、一つの回路ブロックを更に下位の複
数の回路ブロックとスイッチ・マトリクスにより構成す
る，いわゆる階層構造とすることが有用である。第５図
（ａ）（ｂ）はその様な場合に本発明を適用したもので
ある。即ち、第５図（ａ）に示す回路ブロック１１１，
１１２，…は同図（ｂ）に示すようにそれぞれが更に下
位の複数のブロック１１１，１１２，１１３，…の集合
として構成され、これらの間を結成するためのスイッチ
・マトリクス４２が各回路ブロック１１１，１１２，…
の領域内に形成され、このいわば下位のスイッチ・マト
リクス４２の入出力が上位のスイッチ・マトリクス４１
により結線されるようになっている。このような構成と
したプログラマブルＬＳＩにおいて、この実施例では、
各回路ブロック１１１，１１２，…内にある下位のスイ
ッチ・マトリクス４２と上位のスイッチ・マトリクス４
１の間の接続部分に、配線の負荷容量を低減するための
バッファ回路４３を挿入している。
この実施例によっても先の実施例と同様の効果が得られ
る。またこの実施例のバッファ回路４３を、第３図の実
施例のようにスイッチ素子とすること、あるいは第４図
の実施例のようにトライステート・バッファとすること
も有用である。
る。またこの実施例のバッファ回路４３を、第３図の実
施例のようにスイッチ素子とすること、あるいは第４図
の実施例のようにトライステート・バッファとすること
も有用である。
本発明は上記各実施例に限られるものではない。例えば
更に高密度，高機能化の進んだＬＳＩの場合には、一つ
の信号出力用配線の複数箇所を各実施例で示したような
負荷容量低減手段を挿入することも有効である。
更に高密度，高機能化の進んだＬＳＩの場合には、一つ
の信号出力用配線の複数箇所を各実施例で示したような
負荷容量低減手段を挿入することも有効である。
第１図は本発明の一実施例のＬＳＩ構成を示す図、第２
図はその一つの信号出力用配線部分の具体的な構成を示
す図、第３図は他の実施例のＬＳＩ構成を示す図、第４
図は更に他の実施例のＬＳＩ構成を示す図、第５図
（ａ）（ｂ）は更に他の実施例のＬＳＩ構成を示す図、
第６図は本発明の基本となる先願にかかるＬＳＩ構成を
示す図、第７図はその信号出力用配線に多数のスイッチ
素子を介して信号入力用配線がつながる素子を示す図で
ある。 １１１，１１２，…，１１Ｎ……回路ブロック、３２…
…信号出力用配線、３３……信号入力用配線、３４……
スイッチ素子、３５……バッファ回路（負荷容量低減手
段）、３６……スイッチ素子（負荷容量低減手段）、３
７……制御線、３８……トライステート・バッファ回路
（負荷容量低減手段）、 ３９……制御線、４１……上位スイッチ・マトリクス、
４２……下位スイッチ・マトリクス、４３……バッファ
回路（負荷容量低減手段）。
図はその一つの信号出力用配線部分の具体的な構成を示
す図、第３図は他の実施例のＬＳＩ構成を示す図、第４
図は更に他の実施例のＬＳＩ構成を示す図、第５図
（ａ）（ｂ）は更に他の実施例のＬＳＩ構成を示す図、
第６図は本発明の基本となる先願にかかるＬＳＩ構成を
示す図、第７図はその信号出力用配線に多数のスイッチ
素子を介して信号入力用配線がつながる素子を示す図で
ある。 １１１，１１２，…，１１Ｎ……回路ブロック、３２…
…信号出力用配線、３３……信号入力用配線、３４……
スイッチ素子、３５……バッファ回路（負荷容量低減手
段）、３６……スイッチ素子（負荷容量低減手段）、３
７……制御線、３８……トライステート・バッファ回路
（負荷容量低減手段）、 ３９……制御線、４１……上位スイッチ・マトリクス、
４２……下位スイッチ・マトリクス、４３……バッファ
回路（負荷容量低減手段）。
Claims (4)
- 【請求項１】基板に作り込まれた、それ自体論理機能を
有し、かつ信号の入力部及び信号の出力部を有する複数
の回路ブロックと、この複数の回路ブロックからなる回
路ブロック領域に隣接して前記基板上に形成された配線
領域とを有し、前記回路ブロック領域は複数種の論理機
能素子の集合から構成され、前記配線領域は互いに交わ
る信号入力用配線群及び信号出力用配線群から構成さ
れ、前記信号入力用配線群は各回路ブロックの信号入力
部にそれぞれ接続され、前記信号出力用配線群は各回路
ブロックの信号出力部にそれぞれ接続され、かつこれら
の接続はその回路ブロックが隣接する前記配線領域にお
いて行われ、前記信号入力用配線群と前記信号出力用配
線群との交差部にはそれぞれスイッチ素子が設けられ、
このスイッチ素子のＯＮ，ＯＦＦ状態を制御することに
より各回路ブロック間の入出力関係が決定され所望の集
積回路が構築されるものであって、前記信号出力用配線
群のそれぞれの途中に配線の負荷容量を低減する手段が
設けられていることを特徴とする半導体集積回路。 - 【請求項２】配線の負荷容量を低減する手段はバッファ
回路である特許請求の範囲第１項記載の半導体集積回
路。 - 【請求項３】配線の負荷容量を低減する手段はスイッチ
素子である特許請求の範囲第１項記載の半導体集積回
路。 - 【請求項４】配線の負荷容量を低減する手段はトライス
テート・バッファ回路である特許請求の範囲第１項記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039246A JPH0616532B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039246A JPH0616532B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198757A JPS61198757A (ja) | 1986-09-03 |
| JPH0616532B2 true JPH0616532B2 (ja) | 1994-03-02 |
Family
ID=12547772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039246A Expired - Lifetime JPH0616532B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616532B2 (ja) |
-
1985
- 1985-02-28 JP JP60039246A patent/JPH0616532B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198757A (ja) | 1986-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |