JPS61199330A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61199330A JPS61199330A JP60039662A JP3966285A JPS61199330A JP S61199330 A JPS61199330 A JP S61199330A JP 60039662 A JP60039662 A JP 60039662A JP 3966285 A JP3966285 A JP 3966285A JP S61199330 A JPS61199330 A JP S61199330A
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- Japan
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- fet
- output
- output signal
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、絶縁ゲート型電界効果トランジスタ（以下
、ＦＥＴという）を用いたブート・ストラップ回路を有
する半導体集積回路装置に関し、特に該ブート・ストラ
ップ回路の出力信号の反転信号を高速化させるようにし
たものに関するものである。
、ＦＥＴという）を用いたブート・ストラップ回路を有
する半導体集積回路装置に関し、特に該ブート・ストラ
ップ回路の出力信号の反転信号を高速化させるようにし
たものに関するものである。
近年、ＬＳＩの急速な発展に伴って、半導体集積回路装
置の高集積化が進んできた。このためＦＥＴのゲート線
巾はより細く、又ゲート絶縁膜もより薄くなり、ひいて
は内部回路の負荷（Ｒ−Ｃ）が大きくなり、デバイス全
体のスピードを遅らせるという問題が生じている。
置の高集積化が進んできた。このためＦＥＴのゲート線
巾はより細く、又ゲート絶縁膜もより薄くなり、ひいて
は内部回路の負荷（Ｒ−Ｃ）が大きくなり、デバイス全
体のスピードを遅らせるという問題が生じている。
一般に半導体集積回路の動作スピードは、各回路の出力
負荷を充電するスピードによって決まり、出力負荷の充
電を行なう出力ＦＥＴの相互コンダクタンス（以下、ｇ
ｍという）で決まる。また、より高いｇｍを得ることは
、ＦＥＴのゲート寸法を小さくしたり、ゲート絶縁膜を
薄くしたり、ゲート電圧を高くすることで可能であるが
、ブート・ストラップ回路はこのゲート電圧を高くする
ことができるので、この目的に最適である。
負荷を充電するスピードによって決まり、出力負荷の充
電を行なう出力ＦＥＴの相互コンダクタンス（以下、ｇ
ｍという）で決まる。また、より高いｇｍを得ることは
、ＦＥＴのゲート寸法を小さくしたり、ゲート絶縁膜を
薄くしたり、ゲート電圧を高くすることで可能であるが
、ブート・ストラップ回路はこのゲート電圧を高くする
ことができるので、この目的に最適である。
第３図は従来より公知となっているブート・ストラップ
回路を示す。図において、（Ｔｌ）（Ｔ６）は−１〜−
６■のゲートしきい値電圧を有するディプレッション形
ＦＥＴ、（Ｔ２） （Ｔ３）（Ｔ５）（Ｔ７）（Ｔ９
）は０．３〜１．５Ｖのゲートしきい値電圧を有するエ
ンハンスメント形ＦＥＴ、（Ｔ４）（Ｔ８）はＯＶ近傍
のゲートしきい値電圧を有する。ｖｔｈ形ＦＥＴ、Ｃ１
は容量Ｉである。また１０は上記ＦＥＴ（Ｔｌ）〜（Ｔ
５）及び容量Ｃ１からなるブート・ストラップ回路であ
り、咳ブート・ストラップ回路１０において、１０ａは
ＦＥＴ （ＴＩ）（Ｔ２）からなるインバータ、１０ｂ
はＦＥＴ （Ｔ３）〜（Ｔ５）及び容量Ｃ１からなるブ
ート・ストラップ回路本体であＶＩＮは入力信号、■０
はブート・ストラップ回路１０の出力信号、■０は該出
力信号■０の反転出力信号である。そして入力信号ＶＩ
Ｎにハイレベルが加われば、出力■ｏ及び■０はそれぞ
れハイ及びロウレベルとなるように、スイッチング動作
が行なわれ、逆に入力信号ＶＩＮにロウレベルが加われ
ば、出力ＶＯ及びＶＯはそれぞれロウ及びハイレベルと
なるようにスイッチング動作が行なわれる。
回路を示す。図において、（Ｔｌ）（Ｔ６）は−１〜−
６■のゲートしきい値電圧を有するディプレッション形
ＦＥＴ、（Ｔ２） （Ｔ３）（Ｔ５）（Ｔ７）（Ｔ９
）は０．３〜１．５Ｖのゲートしきい値電圧を有するエ
ンハンスメント形ＦＥＴ、（Ｔ４）（Ｔ８）はＯＶ近傍
のゲートしきい値電圧を有する。ｖｔｈ形ＦＥＴ、Ｃ１
は容量Ｉである。また１０は上記ＦＥＴ（Ｔｌ）〜（Ｔ
５）及び容量Ｃ１からなるブート・ストラップ回路であ
り、咳ブート・ストラップ回路１０において、１０ａは
ＦＥＴ （ＴＩ）（Ｔ２）からなるインバータ、１０ｂ
はＦＥＴ （Ｔ３）〜（Ｔ５）及び容量Ｃ１からなるブ
ート・ストラップ回路本体であＶＩＮは入力信号、■０
はブート・ストラップ回路１０の出力信号、■０は該出
力信号■０の反転出力信号である。そして入力信号ＶＩ
Ｎにハイレベルが加われば、出力■ｏ及び■０はそれぞ
れハイ及びロウレベルとなるように、スイッチング動作
が行なわれ、逆に入力信号ＶＩＮにロウレベルが加われ
ば、出力ＶＯ及びＶＯはそれぞれロウ及びハイレベルと
なるようにスイッチング動作が行なわれる。
第４図に第３図のブート・ストラップ回路の各信号ＶＴ
Ｎ、 ＶＯ，Ｖ万の電圧波高値■と過渡時間ｔとの関
係を示す。
Ｎ、 ＶＯ，Ｖ万の電圧波高値■と過渡時間ｔとの関
係を示す。
さて、入力信号ＶＩＮがロウレベルからハイレベルに変
化すると、Ａ点はハイレベルからロウレベルになり、Ｆ
ＥＴ （Ｔ５）はカットオフする。入力信号ＶＩＮのハ
イレベルはＦＥＴ （Ｔ３）を介してＢ点に加わり、Ｆ
ＥＴ （Ｔ４）をオンせしめ、容量ＣＩを充電させる。
化すると、Ａ点はハイレベルからロウレベルになり、Ｆ
ＥＴ （Ｔ５）はカットオフする。入力信号ＶＩＮのハ
イレベルはＦＥＴ （Ｔ３）を介してＢ点に加わり、Ｆ
ＥＴ （Ｔ４）をオンせしめ、容量ＣＩを充電させる。
ＦＥＴ（Ｔ４）のソースから容量Ｃ１を充電する電圧波
高値は、容量Ｃ１のカップリングでＢ点の電位を持ち上
げる。従ってＢ点の電位は、電源電圧Ｖｃｃよりも高い
電圧になり、ＦＥＴ （Ｔ４）のｇｍを高くし、出力Ｖ
Ｏの充電能力を高めることになる。出力ＶＯがロウレベ
ルからハイレベルに変化すると、ＦＥＴ（Ｔ７）（Ｔ９
）がこれを感知し、出力ＶＯをハイレベルからロウレベ
ルに変化させる。このため、過渡時間ｔにおいて、出力
ｖｏ、ｖｏが同時にハイレベル近傍となるゾーンＤが生
じる。
高値は、容量Ｃ１のカップリングでＢ点の電位を持ち上
げる。従ってＢ点の電位は、電源電圧Ｖｃｃよりも高い
電圧になり、ＦＥＴ （Ｔ４）のｇｍを高くし、出力Ｖ
Ｏの充電能力を高めることになる。出力ＶＯがロウレベ
ルからハイレベルに変化すると、ＦＥＴ（Ｔ７）（Ｔ９
）がこれを感知し、出力ＶＯをハイレベルからロウレベ
ルに変化させる。このため、過渡時間ｔにおいて、出力
ｖｏ、ｖｏが同時にハイレベル近傍となるゾーンＤが生
じる。
次に、半導体集積回路装置の内部回路であってブート・
ストラップ回路により駆動される一般的な回路を第５図
、第６図に示す。図において、はエンハンスメント形Ｆ
ＥＴ、Ｂはインバータである。
ストラップ回路により駆動される一般的な回路を第５図
、第６図に示す。図において、はエンハンスメント形Ｆ
ＥＴ、Ｂはインバータである。
第５図は一般的なインバータ回路であり、第３図のブー
ト・ストラップ回路の出力■０にハイレベル、出カフ石
にロウレベルが出力された時、入力信号ＶＩＮに対して
インバータとして作動し出力Ｖ ＯＵＴにその反転信号
が出力される。逆に出力■Ｏにロウレベル、出力ＶＯに
ハイレベルが出力された時、ＦＥＴ （Ｔｌｌ）はカッ
トオフして回路電流を遮断し、ＦＥＴ （Ｔ１４）はオ
ンして出力Ｖ ０ｔｌＴにはロウレベルが出力される。
ト・ストラップ回路の出力■０にハイレベル、出カフ石
にロウレベルが出力された時、入力信号ＶＩＮに対して
インバータとして作動し出力Ｖ ＯＵＴにその反転信号
が出力される。逆に出力■Ｏにロウレベル、出力ＶＯに
ハイレベルが出力された時、ＦＥＴ （Ｔｌｌ）はカッ
トオフして回路電流を遮断し、ＦＥＴ （Ｔ１４）はオ
ンして出力Ｖ ０ｔｌＴにはロウレベルが出力される。
これは一般的なスタンバネ動作である。
また第６図は一般的なトランスファゲート回路であり、
第３図のブート・ストラップ回路の出力ＶＯにハイレベ
ル、出力■０にロウレベルが出力された時、インバータ
Ｂの出力信号が、ＦＥＴ（Ｔ１５）を介して出力Ｖ Ｏ
ＵＴに伝えられる。これは通常動作時の動作である。逆
に出力■○にロウレベル、出力ＶＯにハイレベルが出力
された時、ＦＥＴ （Ｔ１５）はカットオフし、ＦＥＴ
（Ｔ１６）はオンして、出力Ｖ ＯＵＴにはロウレベ
ルが出力される。
第３図のブート・ストラップ回路の出力ＶＯにハイレベ
ル、出力■０にロウレベルが出力された時、インバータ
Ｂの出力信号が、ＦＥＴ（Ｔ１５）を介して出力Ｖ Ｏ
ＵＴに伝えられる。これは通常動作時の動作である。逆
に出力■○にロウレベル、出力ＶＯにハイレベルが出力
された時、ＦＥＴ （Ｔ１５）はカットオフし、ＦＥＴ
（Ｔ１６）はオンして、出力Ｖ ＯＵＴにはロウレベ
ルが出力される。
これらの回路においてブート・ストラップ回路の出力に
より駆動されるＦＥＴ （Ｔｌｌ） （Ｔ１４）〜（
Ｔ １６）のうち一般にゲート容量による負荷の大きい
方のＦＥＴ （Ｔｌｌ） （Ｔ１５）にはブート・ス
トラップ回路１０の出力■Ｏを用い、負荷の小さい方の
ＦＥＴ （Ｔ１４） （Ｔ１６）にはそのインバータ
回路２０の出力■Ｏを用いる。これは、ブート・ストラ
ップ回路はその容量ＣＩを充電する時間が必要で、初期
の立ち上がりは通常のインパーク回路に比べて遅（、あ
とで急速な立ち上がりをするという特徴を有し、負荷の
小さいところは、ブート・ストラップ回路の出力ＶＯを
用いない方が応答が速いからである。
より駆動されるＦＥＴ （Ｔｌｌ） （Ｔ１４）〜（
Ｔ １６）のうち一般にゲート容量による負荷の大きい
方のＦＥＴ （Ｔｌｌ） （Ｔ１５）にはブート・ス
トラップ回路１０の出力■Ｏを用い、負荷の小さい方の
ＦＥＴ （Ｔ１４） （Ｔ１６）にはそのインバータ
回路２０の出力■Ｏを用いる。これは、ブート・ストラ
ップ回路はその容量ＣＩを充電する時間が必要で、初期
の立ち上がりは通常のインパーク回路に比べて遅（、あ
とで急速な立ち上がりをするという特徴を有し、負荷の
小さいところは、ブート・ストラップ回路の出力ＶＯを
用いない方が応答が速いからである。
さて、従来の回路では、出力ＶＯは必ず出力ＶＯに比べ
てインバータ１段分のスピードが遅れるため、出力ｖｏ
、ｖｏが同時にハイレベル近傍になるゾーンＤを持って
いた。この結果、第５図に示すインバータ回路では、Ｆ
ＥＴ （Ｔｌｌ） （Ｔ１４）が同時にオンし、一時
的に貫通電流Ｅを生じ、ノイズを発生し、ひいては回路
の応答スピードを遅らすという欠点があった。
てインバータ１段分のスピードが遅れるため、出力ｖｏ
、ｖｏが同時にハイレベル近傍になるゾーンＤを持って
いた。この結果、第５図に示すインバータ回路では、Ｆ
ＥＴ （Ｔｌｌ） （Ｔ１４）が同時にオンし、一時
的に貫通電流Ｅを生じ、ノイズを発生し、ひいては回路
の応答スピードを遅らすという欠点があった。
また第６図に示すトランスファゲート回路においてもＦ
ＥＴ （Ｔ１５） （Ｔ１６）が同時にオンし、一時
的にインバータＢからＦＥＴ （Ｔ１５） （Ｔ１６
）を介して貫通電流が流れ、同様に応答スピードを遅ら
せるという問題があった。
ＥＴ （Ｔ１５） （Ｔ１６）が同時にオンし、一時
的にインバータＢからＦＥＴ （Ｔ１５） （Ｔ１６
）を介して貫通電流が流れ、同様に応答スピードを遅ら
せるという問題があった。
この発明は以上のような問題点を除去するためになされ
たもので、従来回路でのＤゾーンをなくし、ひいては回
路応答のスピードを上げ、内部回路でのノイズをな（す
ことのできる半導体集積回路装置を提供することを目的
としている。
たもので、従来回路でのＤゾーンをなくし、ひいては回
路応答のスピードを上げ、内部回路でのノイズをな（す
ことのできる半導体集積回路装置を提供することを目的
としている。
本発明に係る半導体集積回路装置は、ブート・ストラッ
プ回路の出力を受けてその反転信号を発生する回路の入
力点を切断し、これをブート・ストランプ回路のロード
用トランジスタのゲートに接続するようにしたものであ
る。
プ回路の出力を受けてその反転信号を発生する回路の入
力点を切断し、これをブート・ストランプ回路のロード
用トランジスタのゲートに接続するようにしたものであ
る。
この発明においては、ブート・ストラップ回路の出力を
受けてその反転信号を発生する回路の入力点を切断し、
これをブート・ストランプ回路のロード用トランジスタ
のゲートに接続したから、入力信号のレベルが直接次段
インバータに入り、インバータ１段分十容量Ｃ１への充
電時間の遅れがなくなり、出力信号■０のスピードが高
速化される。
受けてその反転信号を発生する回路の入力点を切断し、
これをブート・ストランプ回路のロード用トランジスタ
のゲートに接続したから、入力信号のレベルが直接次段
インバータに入り、インバータ１段分十容量Ｃ１への充
電時間の遅れがなくなり、出力信号■０のスピードが高
速化される。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路装置の
回路図を示し、図において、第３図と同一符号は同一の
ものを示す。また第２図は第１図の回路の電圧波高値Ｖ
と過渡時間ｔとの関係を示す。
回路図を示し、図において、第３図と同一符号は同一の
ものを示す。また第２図は第１図の回路の電圧波高値Ｖ
と過渡時間ｔとの関係を示す。
本実施例回路において従来と異なるのはまず、出力信号
■０を出力するために、ＦＥＴ （Ｔ７）（Ｔ９）の入
力をブート・ストラップ回路１０の出力信号■○で受け
ていたものを、Ｂ点、即ちブーｌ−・ストランプ回路１
０のロード用ＦＥＴ（Ｔ４）のゲートから受けるように
変更したところにある。こうすることにより、入力信号
ＶＩＮのレベルは、ＦＥＴ （Ｔ３）を介して、直接Ｆ
ＥＴ（Ｔ７）（Ｔ９）に入るので、インバータ１０ａに
よる遅れとブート・ストラップ回路本体１０ｂによる遅
れを生じず、第２図に示すように出力信号Ｖσの波形は
、過渡時間が速くなり、従来回路のようなりゾーンを生
じない。
■０を出力するために、ＦＥＴ （Ｔ７）（Ｔ９）の入
力をブート・ストラップ回路１０の出力信号■○で受け
ていたものを、Ｂ点、即ちブーｌ−・ストランプ回路１
０のロード用ＦＥＴ（Ｔ４）のゲートから受けるように
変更したところにある。こうすることにより、入力信号
ＶＩＮのレベルは、ＦＥＴ （Ｔ３）を介して、直接Ｆ
ＥＴ（Ｔ７）（Ｔ９）に入るので、インバータ１０ａに
よる遅れとブート・ストラップ回路本体１０ｂによる遅
れを生じず、第２図に示すように出力信号Ｖσの波形は
、過渡時間が速くなり、従来回路のようなりゾーンを生
じない。
さらに、出力信号ＶＯにはＦＥＴ （Ｔ７）（Ｔ９）が
接続されないので、ＦＥＴ （Ｔ７）（Ｔ９）のゲー！
〜容量による負荷が軽減され、出力信号■０のスピード
も若干速まる。また、Ｂ点は容量ＣＩのカンプリングで
電源Ｖｃｃ電圧以上にブーストされているので、ＦＥＴ
（Ｔ？）（Ｔ９）のｇｍは大きくなり、出力信号■Ｏ
の立ち下がりスピードは増々速くなる。
接続されないので、ＦＥＴ （Ｔ７）（Ｔ９）のゲー！
〜容量による負荷が軽減され、出力信号■０のスピード
も若干速まる。また、Ｂ点は容量ＣＩのカンプリングで
電源Ｖｃｃ電圧以上にブーストされているので、ＦＥＴ
（Ｔ？）（Ｔ９）のｇｍは大きくなり、出力信号■Ｏ
の立ち下がりスピードは増々速くなる。
以上のように、本発明に係る半導体集積回路装置によれ
ば、ブート・ストランプ回路に続く次段インバータ回路
を前記ブート・ストラップ回路のロード用ＦＥＴのゲー
ト信号によって駆動せしめるように構成したので、次段
インバータ回路の動作が高速で行なわれるようになり、
内部回路のノイズ低減にもなり、さらにブート・ストラ
ップ回路の出力スピードを速めることができるという効
果がある。
ば、ブート・ストランプ回路に続く次段インバータ回路
を前記ブート・ストラップ回路のロード用ＦＥＴのゲー
ト信号によって駆動せしめるように構成したので、次段
インバータ回路の動作が高速で行なわれるようになり、
内部回路のノイズ低減にもなり、さらにブート・ストラ
ップ回路の出力スピードを速めることができるという効
果がある。
第１図は本発明の一実施例による半導体集積回路装面の
回路図、第２図は第１図の回路の電圧波高値と過渡時間
との関係を示す図、第３図は従来の半導体集積回路装置
の回路図、第４図は第３図の回路の電圧波高値と過渡時
間との関係を示す図、第５図及び第６図はブート・スト
ラップ回路の負荷回路を示す図である。 ＴＩ、Ｔ６．Ｔ１２・・・ディプレッション形ＦＥＴ、
Ｔ２．Ｔ３．Ｔ５．Ｔ７．Ｔ９．Ｔ１３．Ｔ・・・ブー
ト・ストラップ回路、２０・・・次段インバータ回路、
Ｖｃｃ・・・電源電圧、ＶＩＮ・・・入力信号、ＶＯＵ
Ｔ・・・出力信号、ｖｏ、ｖｏ・・・出力信号、Ｄ・・
・ＶＯ。 ｖＯが同時にハイレベルの期間、Ｅ・・・貫通電流の経
路。 なお図中、同一符号は同−又は相当部分を示す。
回路図、第２図は第１図の回路の電圧波高値と過渡時間
との関係を示す図、第３図は従来の半導体集積回路装置
の回路図、第４図は第３図の回路の電圧波高値と過渡時
間との関係を示す図、第５図及び第６図はブート・スト
ラップ回路の負荷回路を示す図である。 ＴＩ、Ｔ６．Ｔ１２・・・ディプレッション形ＦＥＴ、
Ｔ２．Ｔ３．Ｔ５．Ｔ７．Ｔ９．Ｔ１３．Ｔ・・・ブー
ト・ストラップ回路、２０・・・次段インバータ回路、
Ｖｃｃ・・・電源電圧、ＶＩＮ・・・入力信号、ＶＯＵ
Ｔ・・・出力信号、ｖｏ、ｖｏ・・・出力信号、Ｄ・・
・ＶＯ。 ｖＯが同時にハイレベルの期間、Ｅ・・・貫通電流の経
路。 なお図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）第１の電源電圧がそのドレインから供給されるロ
ード用ＦＥＴと、該ロード用ＦＥＴと直列接続されソー
スが第２の電源電圧に接続されたドライバ用ＦＥＴと、
前記ロード用ＦＥＴのゲート・ソース間に設けられた容
量とを備えたブート・ストラップ回路において、前記ロ
ード用ＦＥＴのゲートを次段インバータ回路のドライバ
用ＦＥＴのゲートに接続し、該次段インバータ回路を駆
動せしめるようにして、前記ブート・ストラップ回路の
出力信号とは反転した出力信号を得るようにしたことを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039662A JPS61199330A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039662A JPS61199330A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61199330A true JPS61199330A (ja) | 1986-09-03 |
Family
ID=12559295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039662A Pending JPS61199330A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61199330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344338U (ja) * | 1989-09-01 | 1991-04-24 |
-
1985
- 1985-02-28 JP JP60039662A patent/JPS61199330A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344338U (ja) * | 1989-09-01 | 1991-04-24 |
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