JPS61199669A - エツジ・チヤネルｆｅｔとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電界効果トランジスタ（ＰＥＴ）、特にマイク
ロ波およびｚ　’）波の周波数で動作可能なエッジ・チ
ャネルＦＥ’ｒとその製造方法に関する。

（従来の技術）・（発明が解決しようとする問題点）半
導体素子の電気的性能を決定するのは、構造、および直
列抵抗１分岐キャパシタンス、直列インダクタンス等の
要素の派生を減少させる構造の能力によるのである。信
頼性を決定するのは接合を不活性化しオーム接触および
シ＝Ｉ−Ｉトキー接触を生じさせるのに用いる冶金技術
によるのである。

この１０年間に°Ｆ　Ｅ　’ｌ”の開発とその製造は大
きな進歩を遂げ、＆にれた性能および信頼性を有するに
至ったが、ミリ波の周ｔｌＬ数範囲で適用するための素
子には、さらに開発の必要がある。

第１図は、半絶縁もしくＦｉ誘電性の基板１および活性
エピタキシャルＮ箒２上に形成した既知の従来型ＦＥＴ
構造を示す。このような基板は一般的にガリウム砒素製
である。ゲート３は空乏領域４の広がりを制御し、空乏
領域４はチャネル７を開閉してソース５とドレイン６の
間の導電を制御する。寸法８＃′ｉソースからゲートま
での長さＬｓｇである。　寸法９ｉｊゲートの長さＬｇ
である。寸法１０ｔｆｉゲートからドレインまでの長さ
Ｌｇｄである。オーム接触は、活性層２にニッケル・ゲ
ルマニウム・金で構成される金属！Ｉを焼結合金するこ
とによシ得られる。ニッケル・ゲルマニウム・金は通常
厚さが５００から１．０００オングストロームの範囲で
、一般にゲルマニウム４Ｌ＜Ｈニッケル・ゲルマニウム
１２憾と金８８俤で構成される。この接触構成の使用に
より、３から５Ｘ１０−”オーム―−３の範囲の接触抵
抗が得られる。活性Ｎ層１０２の密度が１から３　Ｘ　
１　Ｇ”ｃｍ−”の範囲で、ソースのオーム接触がゲー
ト緑の１ミクロン以内に位置する場合、入力直列抵抗′
ｆ：３から５オームの範囲にすることが可能である。

第１図の構成では、達成可能な最小入力ソース直列抵抗
は、導電チャネルの限定されたソースからゲートまでの
長さＬｓｇによシ制限される。

低雑音低電力の用途では、このチャネルの長さがα５ミ
クロンまで短縮する場合がある。しかしこのような素子
の信頼性および歩留ルは低い。

これは金およびニッケルがガリウム砒素と相互に混合し
やすく、活性導電チャネル内に拡散するので、その結果
、性能が低下し最終的に致命的な破壊が生じるためであ
る。さらに構造を制限するものには、ゲート下のチャネ
ルの効果的長さがある。これは金属ゲートの長さよシは
るかに大きく、その結果ソースからゲートへの有効キャ
パシタンスが大きくなシ、従って振動の最大周波数が低
下する。さらに導電チャネルが環境および汚染物質に対
し完全圧露出しておシ、その結果ＲＦ性能および信頼性
が低下する。

信頼性を向上させるため、ｚｆＲ化シリコン８ｉ０．お
よび窒化シリコンＳ　ｉ　３Ｎ、等の様ざまな誘電性の
層を使用して露出導電チャネルを不活性化してきた。８
ｉ０．　ｔｌ；を問題の多い汚染物質として最も有名な
ナトリウム・イオンの不活性化物質として有効でないこ
とが知られている。他方、８ｉｓＮ４　Ｆｉナトリウム
・イオンにのみ有効な不活性化物質である。完全な不活
性化物質を得るためＫは、５ｉＯ１と８　ｉ　３Ｎ４　
の両方を使用しなければならない。従来のＦＥＴでは、
これらの鱒電体を使用することによりソースとゲート間
、ゲートトドレイン間、およびソースとドレイン間の派
生キャパシタンス（各々Ｃｓｇ、　ＣｇｄおよびＣ５ｄ
）が増加することが多かった。このように派生キャパシ
タンスが増加するため、従来のＰＥＴの有効彦動作は事
実上２０ＧＨｚのはるか下に制限されている。

第２因は、第１図の構造の性能を向上させるため開発さ
れた別の既知のＦＥＴ構成を示す。

Ｎ′″エピタキシャル層１１および１２が、ソースおよ
びドレイン接触部１３および１４の下、および半絶縁性
もしくは誘電性の基板１６上の８層１５の上にある。ゲ
ート１７が空乏領域１Ｂの広がｂ’を制御し、チャネル
１９の導＊１制御する。第３図の既知の構成では、ゲー
ト２０が８層２１の凹部にあシ、その他の構造は第２図
と等しく、基板２２．Ｎ”エピタキシャル廣２３および
２４、ソースおよびドレイン接触部２５および２６、空
乏領域２７、チャネル２８を有する。第２図および第３
図のエピタキシャル層１１．１２および２５．２４の品
質は評価が困難である。さらに、製造段階が比較的複数
で。

その結果素子の歩留シと均一性が乏しい。

しかし第２■および第３図の構造は第１図の構造と比較
して、接触直列抵抗を低く、チャネル抵抗を低く、電圧
降伏点を高くすることが可能等の利点もある。接触抵抗
を低下させるには、ドーピング濃度約２　Ｘ　１０”　
ｆｆ１−”と大量にドーピングしたＮ０層を使用する。

　チャネル抵抗を低下させるには、第３図に示すように
凹形ゲートを使用しているゲート領域の外側の活性Ｎ層
を厚くする。電圧降伏点を高めるには、ゲートとドレイ
ン間の距離を大きくする。さらに、Ｎ′″層をゲート付
近にまで延長してソースとドレインの派生直列抵抗をさ
らに減少させることが可能である。

第２図および第３図に示した構造によシミ気的性能は多
少改良されるが、この程度の改良ではまだ十分でない。

さらに、第１図の構造の信頼性に関しては評価できるほ
どの改良点がない。

チャネルが環境および汚染物質中に露出し、ソースへの
オーム接触がなおゲートの１ミクロン以内で、効果的な
ゲートの長さが冶金によるゲートの長さより大きいとい
う点で、第２０および第３図の構造は第１図の構造と等
しい。

第４図は、低電圧高速論理用のために開発された別の既
知のＦＥＴ構造である。この素子は、ソース３０の下に
第１　Ｎ”層２９であシ、ドレイン３２の下に第２　Ｎ
”層５１があることを除けば、第１図の素子と類似して
いる。その他の構造は等しく、基板５５．８層３４、ゲ
ート３５．空乏領域３６およびチャネル３７を有する。

第４図のＮ０層２９および５１は、ソースおよびドレイ
ン直下の領域に限定されずにゲート領域まで延びるとい
う点で第２図および第３図のＮ０層１１．１２および２
３．２４と異なる。層２９および５１Ｆｉ、ゲート３５
の真下に６る小さい扇形部分を除くと、第２図でＮ層１
５が、また第５図で２１が占有している領域を占有する
。

低電力高速論理素子において、１０マイクロアンペアで
必要な電圧降伏点は一般に５から５ボルトの範囲である
。第４図の構造はイオン注入を利用して、半絶縁性もし
くＦｉ銹電性の基板３３ＫＮ”層を注入する。　直列抵
抗を低下させるＫは、ゲートをイオン注入に先行して形
成し、注入中にマスクとして使用する。Ｎ０層２９およ
び３１の向かい合う垂直縁３８および３９＃ｉゲート５
５の縁と同一直線上にあシ、これによって望ましい低い
直列抵抗が得られる。次にニッケル・ゲルマニウム・金
のオーム接触部を、注入したＮ０層上の５０および５２
に形成する。

第４図の素子の直列抵抗は第１図〜第５図の素子と比較
すると減少するが、電圧降伏点および信頼性も低下する
。達成可能な電圧降伏点を決定するのは、Ｎ０層のキャ
リア濃度およびＮ０層の縁とゲート間の距離である。Ｎ
◆層’ｔ　１０”ｃＷｌ””の濃度でドーピングした場
合、１０マイクロアンペアで予想される電圧降伏点は１
ボルトよシはるかに下で、素子が信頼性を失い製造も困
難となる。第４図の素子の信頼性を失わせるもうひとつ
の要素は、イオン注入後に約９００℃で焼きなまさなけ
ればならないことである。この温度では、ゲートの金属
が縁付近でＮＩ層と相互に混合することが多く、オーム
接触もしくは短絡を生じる。

第５図は一般に透磁性ベース・トランジスタ（ＰＢＴ）
と呼ばれる別の既知のＦＥＴ構造を示し、ＰＥＴの動作
周波数範囲をミリメートル範囲Ｋまで拡張するため開発
され、常態でＦｉｏｐｐの素子である。この素子はＮ０
層４０．８層４１゜ソース４２、ゲート４５．ドレイン
４４および空乏領域４５を有する。第５図は、ゲート４
３が８層４１の中心を姑び４６等の一連のフィンガに分
割され、その間に空乏層４５がある断面図である。隣接
するゲート・フィンガ間の領域４５をバイアスなしで完
全に空乏化するため、Ｎｆｉ４１のキャリア・ドーピン
グ濃度は約１×１０”　ｃＩＬ’である。寸法４７Ｆｉ
、バイアスなしでの空乏領域対の幅よシ小さい。寸法４
８Ｆｉゲート・フィンガの厚さで、５００オングストロ
一ム未満が可能である。Ｎ層のドーピング濃度がｌＸ１
０１”備−３、寸法４７が２．ＯＱＯオングストローム
、ゲートからドレインへの距離つまり寸法４９が（Ｌ６
ミクロン、ゲートからソースへの距離つまり寸法５０が
（Ｌ４ミクロン、およびゲートノ長さＬｇつまシ寸法４
８が２００オングストロームの場合、電力遅延積の計算
値はほぼ１ｘ　１０−１ｓジユールで、最大単一ゲイン
周波数は２００ギガヘルツを越え、振動の最小周波数は
ほぼ１．０００ギガヘルツである。

第５図の構造の形成は極端に困難である。特に、ゲート
の縁および非晶質金属フィンガ上に単結晶エピタキシャ
ル層を成長させる必要がある。ゲートの長さを短かくす
るには、ゲートの金属を非常に薄くして、ゲート抵抗を
過度に高い値にしなければならない。層を完全に空乏化
するには、キャリア濃度値を従来のＦＥＴの１×１０１
７国−３から１　ｘ　１０’・ｃｆｎ−”へ１桁減少さ
せ、エピタキシャル層の抵抗を増加させる。第５図のＦ
ＥＴ構造は製造されているものの、現在までのところ、
試験の結果は芳しいものでない。

現在までＫこの素子で得られた最高の性能は、２０ギガ
ヘルツよシはるかに下の周波数で従来の素子で得られる
性能に近づいたのみである。

上記の従来型およびＰＢＴのＦＥＴ構造を開発するため
には、最大振動周波数を増加させ、低雑音増幅器に使用
する場合は雑音指数を低下させ、電力増幅器に使用する
場合は出力を増大させ、ギガビット論理回路に使用する
場合は切替速度をあげることである。従来の素子の予想
最大振動周波数は１２０から１４０ギガヘルツである。

この限界は、ソースの下にあるＮ層の限定された派生直
列抵抗、およびゲートの下にある空乏層の長さによるも
ので、この空乏層の長さはゲート材の物理的長さよシ大
きい。これにより、有効ゲート・キャパシタンスがゲー
トの物理的寸法から計算したキャパシタンスよシ大きく
なり、その結果素子の動作を比較的低い周波数に制限す
る。

第６図は従来のＦＥＴ構造の透視切断概略■で１１、第
７・図は・等価回路を示す。素子は半絶縁透電性基板５
１、Ｎ層５２、ソース５３、ゲート５４およびドレイン
５５′１に包含する。これに対応する等価回路はゲート
抵抗（Ｒｇ）５６．　ソース抵抗（ＢＳ）５７、真性チ
ャネル抵抗（Ｒｉ）５８、ドレイン・ソース抵抗（Ｒｌ
ｄｓ　）　５９、ドレイン抵抗（Ｒｄ　）　６０、ソー
ス・ゲート・キャパシタン’Ｘ（Ｃｓｇ）６１、ゲート
・ドレイン・キャパシタンス（Ｃｇｄ）６２、ソースｅ
ドレイン・キャパシタ７　ス（Ｃｓｄ　）　６３、およ
び電源（ｅｇ−ｇｍ）６４を包含する。電源はゲート電
圧（ｅｇ）に相互コンダクタンス（ｇｍ）をかけた値に
等しい電流を生じる。第６図および第７図の回路におい
て、最大振動周波ａ（ｆｍ）１１次の式で得られる。

ここで、単一ゲイン周波数ＣｆＴ）１１次の式で得られ
る。

および Ｔ３：２πＲｇＣｄｇ 上記等式で示したように、Ｓ大振動周波数をあげるには
ｆ？ｆ最犬にする必要がある。これはゲート・ソース・
キャパシタンス（（’ｇｓ　）、ゲート・ドレイン・キ
ャパシタンス（Ｃｇｄ　）、派生ソース抵抗（ルＳ）、
ゲート抵抗（Ｒｇ　）、真性チャネル抵抗（Ｒｉ）を減
少させ、相互コンダクタンス（ｇｍ）？増加させること
により実睨される。

Ｒ８値は、低雑音もしくは電力用に設計した従来のＦＥ
Ｔ構造で使用する場合、一般に１オ一ム未満に下げるこ
とは不可能でおる。几Ｓおよびルｉは活性Ｎ層内のキャ
リア濃度を増大させることにより多少減少できる。しか
し、その結果ゲートからドレインへの電圧降伏点も下が
ってしまう。

本発明の目的は上記の製造および歩留シに関する困難を
克服する電界効果トランジスタを提供し、性能および信
頼性が高くマイクロ波およびミリ波範囲で動作可能なエ
ッジ・チャネルＦＥＴとその製造方法を提供することで
ある。

（問題点を解決するための手段）・（作用）本発明では
、ソース接触電極をシ！ｌ　−ｔ　）キー・ゲートの真
下に配置することによシ、ソース直列抵抗が基本的には
除去される。ソースとドレインが半絶縁性もしくは誘電
性のエピタキシャル層によって分離され、望ましい実施
例ではドレインがソースの上に位置する。ソースおよび
ドレインｔ−ａうエピタキシャルＮ４は、ソースおよび
ドレイン層のエツジを露出したメサ形の概ね垂直な側面
Ｋａ長する。ゲート電極はエピタキシャルＮ層の外部表
面上にある。ソースとドレインを分離する誘電性の層は
、低雑音、高速累子用には厚さ１ミクロン以下に、高電
力素子用には厚さ数ミクロンに調整する。

本発明における望ましい種類では、ソースおよびドレイ
ン領域が、５　Ｘ　１Ｑｌｌｌから５ｘ１０”ｃＷＬ−
３のドーピング濃度範囲という極めて大量にドーピング
した層で構成されている。このように極めて大量にドー
ピングした層、および金の上層を有する耐熱金属性接触
部を使用することにより、接合部から数ミクロンしか離
れていないソースおよびドレインへのオーム接触の抵抗
を極めて低くおさえることが可能である。ドーピング濃
度が高いため、耐熱金属の使用にもかかわらすオーム接
触の抵抗低下が可能となり、耐熱金属が拡散シールドと
して機能しているので、この構造でなけれは金の相互拡
散により劣下が生じるが、接合部付近に金の上層を使用
することが可能である。本発明の構造の結果、拡散シー
ルドにより信頼性が向上し、抵抗低下によシ性能が改善
された。

ソースとドレイン間の距離を１ミクロンとし。

ソースＮ”＝領域をゲートの真下に配置したことによシ
、有効ゲートの長さは従来のＦＥＴよシ短かくなる。こ
の特徴に加えソース直列抵抗がゼロに近いため、電子速
度の行き過ぎが１センチメートル当たり　１　ｘ　１０
７ボルトでなく１センチメートル当だｆｉ　４　Ｘ　１
０？ボルトとなシ、最大振動周波数を５００ギガヘルツ
よシはるか上に増加させ、電力遅延積が１　ｘ　１０−
”ジュールと低く、５０ギガヘルツで雑音係数が５　ｄ
Ｂとなる。

本発明の様ざまな種類において、導電チャネルは半導体
活性Ｎ層内、かつ半絶縁もしくは誘電性の層の下に位置
し、これにより環境および汚染物質から保護される。さ
らにソースとゲート間およびゲートとドレイン間の漏れ
電流が極端に減少する。

本発明による構造は基本的に平面であるので、モノリシ
ック集積回路にも適用できる。厚く（１ミクロン以上）
大量にドーピングした（１から５　ｘ　１０”ｃｍ−”
　）層を使用することによシ、表皮効果による損失を減
少し、マイクロ波からミリ波長範囲において高性能を可
能にする。

（実施例） 本発明はエッジ・チャネル電界効果トランジスタを提供
し、その様ざまな種類を第８図〜第１５図に示す。本発
明の望ましい実施例に関する真性素子値および不純物素
子値は、ソース直列抵抗が実質的にゼロで、ドレインと
ソース間の距離が１ミクロンの場合にチャネル抵抗値が
少なくとも３分の１に低下して距離が１５ミクロンの場
合に６分の１に低くなり、ｎをゲート・フィンガの数と
してゲート抵抗が１の割合で減少し、ゲート・フィンガ
の長さが３ミクロン未満にできる。という点で第６図お
よび第７図と異なる。さらに、ゲートがソースの真上に
位置するのでソースからゲートへのキャパシタンスも減
少し、従って先行する従来の平面構造固有の空乏領域の
広がシを減少させる。

第８図は半絶縁状態にドーピングした半導体材もしくは
誘電材等の電気絶縁材でできた基板７１１−示す。絶縁
基板７１ｄベ一ス層７２および上部バッファ層７３を包
含してよい。高濃度にドーピングしたエピタキシ１ヤル
Ｎ←ソース層７４が基板の上部表面上にある。エピタキ
シャル絶縁層７５が半導体層７４の上部表面上にある。

エピタキシャルＮ０ドレイン層７６が絶縁層７５の上部
表面上にある。エピタキシャル絶縁層７７が半導体層７
６の上部表面上にある。層７４〜７７は順序通９にその
位置に蒸発され、メサ状に積み重ねられた構造となる。

メサ形をエツチングするが、その工程は第１６図〜第１
９図に関して後に詳述する。これＫよシ、メサ形＋７）
ｌｌｌ１面１３３に沿ってエピタキシャル層の緑７８〜
８１および基板７１の縁８２が露出する。活性Ｎ層８４
がメサ形の側面８５に沿ってエピタキシャル成長し、縁
７８〜８２を機う。

水平層７４が層７５および７６を越えて水平に延びるよ
うに水平層７５〜７７ｆ：選択的にエツチングし除去し
て、耐熱金属の博い層８６および金の上層８７で形成さ
れたソース接触部を受ける上部表面接触領域８５を形成
する。層７６が層７７を越えて水平に延びるように層７
７をエツチングし、耐熱金属の薄い層８９および金の上
層９０で形成されたドレイン接触部を受ける上部表面接
触領域８８を形成する。

活性Ｎ層８４上に、薄い耐熱金属層９１および金の上層
９２によシゲートを形成する。Ｎ層８４およびメサ形の
側面８３は、たとえば水平に対して９０＠、もしくは第
８図に示す１１１面沿いのように、概ね垂直に延びる。

ゲート９２がチャネル層８４内の空乏領域の広がりを制
限し、これがチャネル層７４ｔ−介してソース７４とド
レイン７６間の導電を制御する。チャネルの長さは、メ
サ形の側面８５に沿って鋳電層７５の厚さにより決定さ
れる。

第９図〜第１９図は簡明を期して適切な場合は第８図と
同じ参照番号を使用した。９２等のゲート電極は９１等
の耐熱金属を包含してもよく、Ｎ層８４と接触し、第８
−〜第１１図に示すようにソースおよびドレインの真上
に配置、・　もしくは第１２図に示すようにチャネル９
３の一部およびソースの上、もしくは第１３図に示すよ
うにソースの上にのみ配置する。上述の従来型ＦＥＴの
ようにゲート、ソースおよびドレインを一直線に並べる
というきびしい要求は、ここで示した極めて単純で効果
的な構造によって除去された。第９図に示す不活性化絶
縁層９４はＮ層８４上にエピタキシャル成長し、エツチ
ングされた部分を有したとえばＮ層８４とのゲート・シ
ョットキー接合部を形成するように、９６等の複数のゲ
ート・フィンガを受ける９５等のくほんだチャネル受け
部を形成するが、これは後に詳述する。第１４図は後に
詳述するように、ソースからドレインへのキャパシタン
スを減少させるため特定の配置構成に選択して成長、も
しくは注入して形成したソースおよびドレイン層７４お
よび７６を示す。

上記の従来ｆｉＦＥＴと本発明によるエッジ・チャネル
ＮＥＴの望ましい実施例とに相当する等価回路は同じで
ある。しかし真性素子および不純物素子の値は大幅に異
なる。特にＲｓＯ大きさが極端に小さくなり、本質的に
ゼロとなる。

素子の用途によって、Ｒ３が従来の素子で実現可能な値
よシ１０倍低くなることもめる。第８図でわかるとおり
、Ｒｓは基本的にＮ一層７４の全体抵抗によシ決定され
る。ソースの幅ヲ２０から１００きクロン、厚さをほぼ
１ミクロンに維持することによシ、Ｎ−キャリア濃度ｔ
−５×ｔｏ”ｃｔｎ−”とすると、Ｒｓの値ｔ−ＣＬ１
オーム未満にできる。几ｄ、几ｉ　、　Ｃｇｓ　、几ｄ
ｓ　、　ＣｄｇおよびＣｓｄの値も減少する。６値の大
きさＦｉ％定の用途および動作の周波数によシ決定され
る。たとえば高速論理用では、必要な電圧降伏点ｒｉ２
から５ポルトノ範囲のみで、ソースからドレインの距離
がα２から１ミクロン範囲、ゲート・フィンガの幅が［
Ｌ５から１．０ミクロンとできる。ゲート・フィンガの
長さは、２から３ミクロンの範囲が可能なメサ形の高さ
に比例する。低雑音素子の場合は、電圧降伏点が８から
１５ボルトの範囲でなければならず、２０から５０ギガ
ヘルツ以上の周波数範囲で動作する場合、ソースからド
レインの距離が１から２ミクロンの範囲、ケート・フィ
ンガの幅が［１５から１ミクロンの範囲、ゲート・フィ
ンガの長さがほぼ４ミクロンとできる。必要な電圧降伏
点が２０ボルトヲ越す１ワット以上等のよシ高い電力用
の場合、ソースからドレインの距離は５ミクロン以上、
ゲート幅合計はほぼ３ミリメートルもしくはそれ以上と
ならねばならず、１２ギガヘルツの場合に各ゲート・フ
ィンガはほぼ１から１．５ミクロン、２０ギガヘルツ以
上の場合に１ミクロン未満となる。

第１６寵〜第１９因は、第８図〜第１５図のエッジ・チ
ャネルＦＥＴ綱造の製造方法を示し、簡明を期して適切
な箇所では第８図と同じ参照番号を使用している。　第
１６図の絶縁基板７２よシ開始して、その上に順を追っ
て絶縁バッファ層７３．Ｎ”層７４、絶縁層７５、Ｎ′
″″層７６層上６絶縁層７７を成長させる。第１７図で
は側面９７．８５および上部９８でメサ形を規定し、高
さを選択してエピタキシャル成長した層の全エツジ７８
〜８２を露出させる。

活性Ｎチャネル層８４をメサ形の上にエピタキシャル成
長させ、第１８図では上部９８および両側面９７．８５
を含めメサ形の表面全体を覆う。第１９図では、化学的
手段もしくは他の適当な手段によシ、層７４．７６各々
の上部表面接触領域８５．８８を写真平版で規定し、エ
ツチングする。化学的工・Ｉチングもしくは反応スパッ
タ・エツチングを用いてショットキー耐熱金属９１およ
び金の上層９２を蒸着し、第８図に示した構造を形成し
てソース、ドレインおよびゲート用に望ましい接触パタ
ーンを規定する。

これによｐ本発明はメサ状に積み重ねられた複数の水平
層を有する電界効果トランジスタを提供し、この層Ｉｆ
ｉ絶縁層７５により分離され概ね垂直なメサ形の側面８
３でエツジ７８および８０を露出する７４および７６等
のソースおよびドレイン半導体層を包含する。垂直側面
は水平に対し９０°、もしくは水平に対し１１１面等の
角度である。概ね垂直な半導体層８４は、メサ形の側面
８３に沿って延び、露出ニーｌシフ８および８０上にチ
ャネル９３を形成する。チャネル層８４上のゲート層９
２はチャネル９３内の空乏層の広がりを制御し、これを
介してソース層７４とドレイン層７６間の導電を制御す
る。

第８図の左方拡張部に示すように、ソース層７４等、ソ
ース層およびドレイン層のいずれか一方が水平に他方よ
シ先まで延びる。横に片寄ったソースおよびドレイン電
極４８６．８７および８９，９ｏがソースおよびドレイ
ン層７４゜７６各々の上部表面８５および８８上にある
。

ソースおよびドレイン層８６．８７および８９゜９０は
互いに高さが異なり、誘電層７５およびドレイン層７６
の厚みで間隔がおいている。

チャネル層８４′Ｈ基板上に半導体層７４に隣接して概
ね水平な部分９９′ｔ−有する。ゲート層９１．９２は
、層７４上で半導体層８４の垂直部９３の少くとも一部
の上に概ね垂直な部１００を有する。ゲート層９１．９
２は層８４の水平′層９９上に概ね水平な部１０１を有
する。

第１３図の種類では、ゲート層９２の概ね■直な部分１
００が半導体層７４上にのみ延び５空乏領域１０２がそ
の下に示される。

第８図〜第１１図の種類では、ゲート層の垂直部１０口
がメサ形の側面全体に沿って上方′に延びる。第８図に
示すように、半導体層８４はメサ形の上部の上にある絶
縁層７７の上部表面上に第２の概ね水平な部分１０３を
有する。ゲート層９１．９２は基板７１上に第２の概ね
水平な部分１（１４）ｔ−有し、ゲート層の概ね垂直な
部分１００は層７８〜８１上を上方に延び、チャネル盾
部１０３上に第３の概ね水平なゲート層部１０５を包含
する。

第９囚〜第１２図に見られるように、ゲート層は、１個
以上の縁７８〜８１を横断して延びて半導体チャネル層
８４により縁から分離されている９６等の複数の分離ゲ
ート・フィンガで構成してもよい。このフィンガは基板
７１上でチャネル層８４の水平部９９に隣接する概ね水
平な接触パッド部１（１４）で接合する。

第９図では、絶縁層９４がチャネル層８４の概ね垂直な
部分９５上忙概ね垂直な部分１０６を有する。部分１０
６は９５等の複数の指状のくほみを有し、これはゲート
・フィンガ９６を受ける。くぼみ９５では絶縁層９４を
除去してその下にあるＮ層８４を露出させ、くぼみ９５
０層８４の露出部に耐熱金属層９１を蒸着し、次に金の
上層９２を蒸着する。第９図の種類では、ゲート・フィ
ンガ間のＮ層８４の部は完全に除去される。

第１１図はバイアスなしで広がる空乏領域がチャネル９
３分を締めつけない通常（ＪＮ状態の素子を示す。

第１０図では、バイアスなしでチャネル表面９３に沿っ
たＮ層８４を完全に空乏化するようにゲート・フィンガ
９６間の距離を選択し、これによシバイアスなしで空乏
領域の広がシがチャネルを完全に締めつけて閉じる通常
ＯＦ　Ｆ状態の素子が生じる。

第１２図では、ゲート・フィンガ９６が層７４の縁７８
上および絶縁層７５の縁７９の一部上に延びる。

第１４図の種類では、たとえば第１５図の上部平面図に
示すように、半導体層７４および７６がメサ形の側面８
３から実質的に横にずれて重複しない状態で延びる。層
の縁７８および８０は重複し、メサ形の側面８３で垂直
に間隔があき、ここからＬ字形に延びて各々のソースお
よびドレイン阪触領域８５および８８に至る。層７４は
一方の脚１０７および他方の脚１０８　を有するＬ字形
で、接触領域８５に延びる。層７６は一方の脚１０９お
よび他方の脚１１０を有するＬ字形で、接触領域８８で
形成される。　脚１０７および１０９Ｆｉ憤域１１１で
先端つまシ縁７８および８０が重複し、これはメサ形の
側面８５に沿って露出する層の縁である。脚１０７およ
び１０９はメサ形の側面８３から内部へと延び、部分的
に重複する。脚１０７および１０９は各４脚１０５およ
び１０７から垂直に延びる。

脚１０８と１１０が′Ｍ値する部分はない。前述のＬ字
形は分子線エビタクシ−、イオン注入もしくはイオン衝
隼によシ選択的に蒸着してよい。

本特許請求の範囲内で種々の変更が可能であることがわ
かる。特定の構造および技術のために特定のパラメータ
およびデータが開示されているが、本発明は厳密にこれ
に限定されるものではない。

（発明の効果） 有効ゲートの長さは上記の従来型素子よ〕本発明のエッ
ジ・チャネルＦＥＴが短かいので、１２ギガヘルツ以上
での高ＰＦ性能に必要なゲートの長さは、もはや厳しい
要求ではない。たとえば、ゲートの長さが１ミクロンの
本発明によるエッジ・チャネルＦＥＴで得られる性能は
、ゲートの長さが［Ｌ５ばクロンの上記の従来型構造に
よる性能よシ優れている。

本発明によるエッジ・チャネルＰＥＴ構成では漏れ電流
が上記の従来型素子よシ低いので、電圧降伏点が一様と
なる。この特徴および縁の構成によシ、ソースからドレ
インへの距離を短縮し、さらにＩＬｄの値を下げること
が可能である。

本発明によるエッジ・チャネルＦ　Ｅ　Ｔ構造の素子値
は、上記の従来型ＦＢＴで実現可能な値よシ、たとえば
３０から５０パーセントと著しく低い。さらに、本発明
によるエッジ・チャネルＦＥＴ構造はマイクロ波および
ミ’Ｊ波長範囲におけるＲＦ性能が優れている。

上記の利点に加えて、本発明は表皮効果による損失を減
少させることが可能である。これは動作周波数において
Ｎ一層の厚さを表皮厚以上にすることＫよシ達成される
。たとえば、５０ギガヘルツ素子の場合、ドーピング濃
度５　ｘ　１　Ｇ”ｃｌｎ−”のＮ０層の表皮厚は３ミ
クロンである。本発明によるエッジ・チャネルＦＥＴＸ
子を使用すると、分子線エビタクシ−により上記の層の
厚さおよび濃度が簡単に達成でき、なお素子は平面を維
持する。上記の従来型ＦＥＴではＮ１層がα５ばクロン
より大きく、そのうえゲートの長さが１ミクロン以下も
しくはくはんだゲートのめるチャネルのあるＦ　Ｅ　Ｔ
を製造することは不可能である。

さらに本発明のエッジ・チャネルＦＥＴ構造の重要な特
徴として、内部電極キャパシタンスＣｓｇ、Ｃｄｇおよ
びＣ５ｄＫ杉響を与えずに、５ｉ０１およびＳｉ３Ｎ４
ならびに天然酸化物つまシ酸化ガリウムで活性Ｎ層８４
の表面全体を不活性化できる。

大量にドーピングしたＮ０層をソースおよびドレインに
使用しているため、タンタル、モリブデンもしくはタン
グステン等の耐熱金属の薄い層を使用してオーム接触の
抵抗を低下させることができ、よシ一般的なニーＩケル
・ゲルマニウム・金の替わりに金の厚い上層を使用でき
るが、この構造を用いないと高温の焼結合金が必要とな
シ、上述した金の移動障害が生じやすい。

接触部として耐熱金属を使用する利点はその金拡散障壁
特徴にある。ゲート、ドレインおよびソースの接触部に
は同様の冶金技術を使用でき、これらの電極はひとつの
段階で同時に生産できるので、製造費が著しく減少し、
歩留＃）カ向上する。拡散障壁を組み込んだオーム接触
部を使用しているので、電力処理容量および素子の信頼
性が向上する。さらにＲｄおよびＲｓの値を本質的に変
化させずに、接合部から大量にドーピングされたＮ一層
へのオーム接触部を数ミクロン、つまり１０から１５ミ
クロンに限定できることによシ、信頼性の一層の向上が
実現した。

本発明によるエッジ・チャネルＦＥＴ構造は、派生素子
値を減少させる。内部電極間に間隔をあけることにより
、電子速度の行過ぎが可能となり、従ってドリフト速度
が、上記の従来型ＦＥＴでは１センチメートル当たりＩ
　Ｘ　１０７ボルトであったのに対し、４　Ｘ　１０？
ポル）ｔ−違一成した。これにより、ミリ波長までの高
い動作が可能で性能の向上した素子を製造し、先行する
構成よシ高速かつ低遅延電力積の達成が可能である。

ガリウム砒素の極性元音子放出間の平均自由電子行程の
長さは、電子エネルギーα０５電子ボルトでα１ミクロ
ンから１５電子ボルトで１１２ミクロンの範囲である。

このような電子の吸収は３５０玉で確率放出の約２５パ
ーセントのみである。電子行程の長さは、衝突時に極性
光音子エネルギーによシ減少する。偏光角度は、衝突前
の角度から５から１０＠の範囲である。　従って第１次
近似によると、電子は動作が弾道状であり、つまシミ子
速度は短距離間の電位降下の結果である。第２次近似に
よると、速度の方向余弦で少量のエネルギー損失がめる
。長さがわずか数ミクロンしかないガリウム砒素素子で
は、電圧電流特徴に関し弾道状もしくは指向性の電子動
作が十分に認められない。しかし、長さが１ミクロン未
満という寸法は、電子速度の行過ぎを含め、重要な効果
を示す。長さが短かければ、純粋な弾道状移動動作にお
いて速度行過ぎによる電子への影響はごくわずかである
。

長さ約０．５ミクロンのＮｆｉガリウム砒素材では、弾
道状の電子が、素子の長さの一部で印加電位によシ理論
的に決定される予想速度まで加速し、次に残りの長さを
この速度でドリフトする。本発明によるエッジ・チャネ
ルＦＥＴ構造は、ソースとドレイン間の距離がほぼ１５
ミクロンもしくは未満の高速論理素子等の特殊な用途の
ための弾道状移動素子の製造に特に適している。

本発明により、低雑音増幅器、電力増幅器、および高速
論理回路に使用する素子を提供するよう変更可能な電界
効果トランジスタができる。

本発明による電界効果トランジスタは、派生入力直列抵
抗が極めて低く、表皮効果の損失が減少し、衝撃転送低
チャネル抵抗により移動性が向上し、有効ゲートの長さ
が短縮され、チャネルが埋められ保護され、ソースおよ
びドレインの障壁が拡散する。

【図面の簡単な説明】

第１図は、既知の基本的な従来型ｌ・ＥＴの断面図であ
る。 第２図は、第１ＩＡの基本的ＦＥＴに改良を加えた従来
のＦ　ＥＴの断面図である。 第５図は、第１図の基本的ＦＥＴにさらに改良を加えた
従来のＦＥＴの断面図である。 第４図は、低電力高速論理用に開発された従来のＦＥＴ
の断面図である口 第５図は、従来の透磁性ベースＦＥＴの断面図である。 第６図は、既知の従来型ＦＥＴ構造の切断透視図である
。 図・ 第７図は、第６図の構造に相当する等価回−イー：であ
る。 第８−は、本発明によるＦＥＴ構造の断面図である。 ｗＪｔ図は、本発明によるＦＥ’ｆ’構造で、ゲートが
くぼみ、不活性化のためにエピタキシャルＮチャネル層
上に誘電性もしくは半絶縁性の層がある種類の上部透視
−である。 第１０図は、ゲート・フィンガがメサ形の側面の長さ全
体に延び、間隔がおいて、Ｎチャネル層の表面全体を空
乏化して通常０）′Ｆ状態ＦＥＴとなる１本発明による
ＦＥＴ構造の種類の上部透視図である。 第１１因は、ゲート・フィンガー間のＮチャネル層がエ
ツチングされて空乏モードで動作し、通常ＯＮ状態であ
るＦＥＴとなる。本発明によるＦＥＴ構造の種類の上部
透視図である。 第１２図は、ゲート・フィンガがソース領域上のみに延
びる、本発明によるＦＥＴ構造の種類の上Ｓ透視図であ
る。 第１３図は、ゲートがＮチャネル層の幅全体に沿ってＮ
＋＋ンース層の真上を延びる、本発明によるＦＥＴ構造
の種類の上部透視図である。 餉１４図は、横にずれて重複しないソースおよびドレイ
ン層が、ソースからドレインへのキャパシタンスが最小
となるよう配慮された、本発明によるＦＥＴ構造の種類
の上部透視図である。 第１５因は、簡明を期して一部を除去した第１４図の構
造の上面寵である。 第１６図〜第１９図は１本発明による構造ＦＥＴ形状の
製造段階１に順を追って示す略断面−である。 ７１：基板　　　　７４：ソース ７５：絶縁層　　　　７６：ドレイン ７８〜８２：縁　　　９３：チャネル １０２；空乏領域 ％許ｔｆ１１人　　イートン　コーボレーシ冒ンＦＩＧ
、６ ＦＩＧ、７ ＩＱ８ ６：ｉ＋ ＦＩ　Ｇ、　９ ＦＩＧ、１０ ＦＩＧ、１１ ＦＩ　Ｇ、１２ ＦＩＧ、１３ ＦＩＧ、１５ ＦＩＧ、１６ ＦＩＧ、１７ ＦＩＧ、１８ ＦＩＧ、１９ 手続補正書（裏側 昭和８１年　３月２４日 昭和６０年　特　許　願　第２７０５９０号２、発明の
名称 エッジ・チャネルＦＥＴとその製造方法３、補正する者 事件との関係　　特許出願人 名称イートン　コーポレーション ４、代理人 住所　東京都千代田区神田駿河台ｌの６５、補正命令の
日付 昭和６１年２月　５日 （発送日；昭和６１年２月２５日） ６、補正の対象 （１）図　面。 ７、補正の内容 （１）図面の浄書（内容に変更なし）。

Claims (27)

【特許請求の範囲】
1. （１）絶縁層により分離され、メサ形の概ね垂直な側に
   露出縁を有するソースおよびドレイン半導体層を包含す
   るメサ状に積み重ねられた複数の水平層と、 前記メサ形の側面に沿って前記露出縁上に延び、チャネ
   ルを形成する概ね垂直な半導体層と、前記チャネル層上
   にあり、前記チャネル層内に広がる空乏領域を制御して
   、これを通るソース層、ドレイン層間の導電を制御する
   ゲート電極層と、からなるエッジ・チャネルＦＥＴ。
2. （２）前記ソース層およびドレイン層のいずれかがもう
   一方を越えて水平に延び、前記ソースおよびドレインの
   半導体層の各々の上部表面上に横に片寄ったソースおよ
   びドレインの電極層からなる特許請求の範囲第１項に記
   載のエッジ・チャネルＦＥＴ。
3. （３）前記ソースおよびドレインの電極層が互いに高さ
   が異なり、間にある前記絶縁層の厚さによって間隔があ
   いている、特許請求の範囲第２項に記載のエッジ・チャ
   ネルＦＥＴ。
4. （４）ソース、ゲートおよびドレインを有するタイプの
   電界効果トランジスタにおいて、 基板と、 該基板上に、前記ソースおよびドレインのいずれかを形
   成している概ね水平な第１半導体層と、 該第１半導体層上にある概ね水平な絶縁層と、該絶縁層
   上に、前記ソースおよびドレインのもう一方を形成して
   いる概ね水平な第２半導体層と、 前記両層の縁を露出し概ね垂直な側面を有するメサ構造
   に積み重ねた層と、 前記第１、第２半導体層および前記絶縁層の露出縁上を
   前記メサ形の側面に沿って概ね垂直に延びる部分を有し
   、そしてチャネルを形成し、前記基板上に前記第１半導
   体層と隣接して概ね水平な部分を有する第３半導体層と
   、 前記第１半導体層上で前記第５半導体層の垂直部の少く
   とも一部の上に概ね垂直な部分を有し、かつ、前記第３
   半導体層の前記水平部の上に概ね水平な部分を有するゲ
   ート層と、からなるエッジ・チャネルＦＥＴ。
5. （５）前記ゲート層の前記概ね垂直な部分が、前記第１
   半導体層および前記絶縁層の一部の上にのみ延びている
   、特許請求の範囲第４項に記載のエッジ・チャネルＦＥ
   Ｔ。
6. （６）前記第２半導体層上に概ね水平な第２絶縁層を有
   し、前記第３半導体層が前記第２絶縁層上に概ね水平な
   第２部分を有する、特許請求の範囲第４項に記載のエッ
   ジ・チャネルＦＥＴ。
7. （７）前記ゲート層が前記基板上に概ね水平な第２部分
   を有し、前記ゲート層の前記概ね垂直な部分が、前記第
   １絶縁層、前記第２半導体層および前記第２絶縁層上を
   上方へ延び、前記第３半導体層の前記概ね水平な第２部
   分上に概ね水平な第３ゲート層部を包含する、特許請求
   の範囲第６項に記載のエッジ・チャネルＦＥＴ。
8. （８）前記ゲート層が少なくとも複数の前記縁を横切っ
   て延び、かつそこから前記第３半導体層によって間隔を
   置いた複数の間をおいたゲートフィンガからなる特許請
   求の範囲第４項に記載のエッジ・チャネルＦＥＴ。
9. （９）前記ゲートフィンガが前記第５半導体層の前記概
   ね水平な部分に近接している前記基板上の概ね水平な接
   触パッド部に接続した特許請求の範囲第８項に記載のエ
   ッジ・チャネルＦＥＴ。
10. （１０）前記第３半導体層の前記垂直な部分の上に概ね
    垂直な部分を有し、かつ窪みの関係にある前記ゲートフ
    ィンガを受け入れ、間隔を置いた複数のフィンガ状凹部
    を有する第２絶縁層からなる特許請求の範囲第８項に記
    載のエッジ・チャネルＦＥＴ。
11. （１１）ソース、ゲートおよびドレインを有するタイプ
    の電界効果トランジスタにおいて、 上部表面を有する基板と、 該基板の上部表面上にエピタキシャル成長させた第１Ｎ
    ＾＋＾＋層と、 該第１Ｎ＾＋＾＋層上にエピタキシャル成長させた第１
    絶縁層と、 該第１絶縁層上にエピタキシャル成長させた第２Ｎ＾＋
    ＾＋層と、 該第２Ｎ＾＋＾＋層上にエピタキシャル成長させた第２
    絶縁層と、 層の縁を露出させた概ね垂直な側面を有しメサ構造に積
    み重ねられた層と、 前記露出縁上を前記メサ形の側面に沿って概ね垂直に延
    び、少なくとも前記第１Ｎ＾＋＾＋層を覆うＮ層と、か
    らなるエッジ・チャネルＦＥＴ。
12. （１２）前記第２Ｎ＾＋＾＋層が前記第２絶縁層を越え
    水平に延びて概ね水平な上部表面接触領域を形成し、前
    記第１Ｎ＾＋＾＋層が前記第１絶縁層および前記第２Ｎ
    ＾＋＾＋層を越え水平に延びて概ね水平な上部表面接触
    領域を形成し、前記接触領域が各々ソースおよびドレイ
    ンの電極接続部を形成している特許請求の範囲第１１項
    に記載のエッジ・チャネルＦＥＴ。
13. （１３）前記第１Ｎ＾＋＾＋層の上部表面接触領域を覆
    う第１耐熱金属層と、 該第１耐熱金属層を覆う第１金層と、 前記第２Ｎ＾＋＾＋層の上部表面接触領域を覆う第２耐
    熱金属層と、 該第２耐熱金属層を覆う第２金層と、からなる特許請求
    の範囲第１２項に記載のエッジ・チャネルＦＥＴ。
14. （１４）前記Ｎ層上に第３絶縁層を有する特許請求の範
    囲第１１項に記載のエッジ・チャネルＦＥＴ。
15. （１５）前記第３絶縁層の一部が除去されて前記Ｎ層が
    露出し、前記第３絶縁層が除去された前記Ｎ層上の耐熱
    金属層と、前記耐熱金属層を覆う金層と、からなる特許
    請求の範囲第１４項に記載のエッジ・チャネルＦＥＴ。
16. （１６）前記耐熱金属層および金層が前記各露出縁上を
    それに垂直に延びている特許請求の範囲第１５項に記載
    のエッジ・チャネルＦＥＴ。
17. （１７）少なくとも一個の前記露出縁を横切って延び、
    かつそこから前記Ｎ層によりて間隔を置いた前記Ｎ層上
    に間をおいた複数のゲートフィンガからなる特許請求の
    範囲第１１項に記載のエッジ・チャネルＦＥＴ。
18. （１８）前記ゲート・フィンガが規定の間隔で分離され
    、前記Ｎ層表面をバイアスなしで完全に空乏化する特許
    請求の範囲第１７項に記載のエッジ・チャネルＦＥＴ。
19. （１９）前記ゲート・フィンガ間の前記Ｎ層の一部が除
    去される特許請求の範囲第１７項に記載のエッジ・チャ
    ネルＦＥＴ。
20. （２０）前記ゲート・フィンガが前記第１Ｎ＾＋＾＋層
    および前記第１絶縁層の一部を介してのみ延びる特許請
    求の範囲第１７項に記載のエッジ・チャネルＦＥＴ。
21. （２１）ソース、ゲートおよびドレインを有するタイプ
    の電界効果トランジスタにおいて、 基板と、 該基板上に前記ソースおよびドレインのいずれかを形成
    する概ね水平な第１半導体層と、該第１半導体上にある
    概ね水平な絶縁層と、該絶縁体上にあり前記ソースおよ
    びドレインのもう一方を形成している概ね水平な第２半
    導体層と、 メサ構造に積み重ねられ、前記層の縁を露出する概ね垂
    直な側面を有し、前記第１、第２半導体層が前記メサ形
    の側面から実質的に横に片寄った重複した通路内で延び
    る前記層と、 前記メサ形に沿って露出縁上に延び、チャネルを形成す
    る概ね垂直な第３半導体層と、からなるエッジ・チャネ
    ルＦＥＴ。
22. （２２）前記第１半導体層が前記第１絶縁層および前記
    第２絶縁層を越えて水平に延び、前記第１、第２半導体
    層の各々の上部表面上に横に片横った前記第１、第２電
    極層を有し、該第１、第２電極層が高さが異なり、前記
    絶縁層および前記第２半導体層の厚さだけ間隔が開き、
    前記第１、第２半導体層は電極層領域の各々から実質的
    に横に片寄った重複した通路内に延びる特許請求の範囲
    第２１項に記載のエッジ・チャネルＦＥＴ。
23. （２３）前記第１、第２半導体層の各々がＬ字形の部分
    を包含し、Ｌ字の一方の脚の先端が前記露出縁である特
    許請求の範囲第２２項に記載のエッジ・チャネルＦＥＴ
    。
24. （２４）前記谷Ｌ字の一方の前記脚が、前記第１、第２
    半導体層の唯一の重複領域である特許請求の範囲第２３
    項に記載のエッジ・チャネルＦＥＴ。
25. （２５）エッジ・チャネル電界効果トランジスタの製造
    方法において、 上部表面のある基板を準備し、 第１半導体層、第１絶縁層、第２半導体層、および第２
    絶縁層をこの順序で成長させ、 前記層の縁を露出した側面を有するメサ形を規定し、 該メサ形の上部と側面および基板の上部表面上に第３半
    導体層を形成し、 第１、第２絶縁層および第２、第３半導体層の一部をエ
    ッチングすることにより、第３半導体層、および第１、
    第２半導体層の上部表面接触領域内にチャネルを規定し
    、メサ形の側面上に第３半導体層を残し、第１、第２半
    導体層の上部表面の一部を露出させ、 ソースおよびドレイン電極層を第１、第２半導体層の該
    露出部上に蒸着させ、ゲート電極層を第３半導体層上に
    蒸着させるエッジ・チャネルＦＥＴの製造方法。
26. （２６）前記第１半導体層をＬ字形内に選択的に成長も
    しくは注入し、キャリアに衝撃を与え、前記第２半導体
    層をＬ字形内に規定する特許請求の範囲第２５項に記載
    のエッジ・チャネルＦＥＴの製造方法。
27. （２７）Ｌ字形を選択的に規定し、Ｌ字の一方の脚のみ
    に沿って縦に間隔をおいて重複する領域からなる特許請
    求の範囲第２６項に記載のエッジ・チャネルＦＥＴの製
    造方法。