JPS61201329A - 並列アレイ乗算器 - Google Patents
並列アレイ乗算器Info
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- JPS61201329A JPS61201329A JP4226685A JP4226685A JPS61201329A JP S61201329 A JPS61201329 A JP S61201329A JP 4226685 A JP4226685 A JP 4226685A JP 4226685 A JP4226685 A JP 4226685A JP S61201329 A JPS61201329 A JP S61201329A
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はデジタル数値間の乗算器に関し、特に並列アレ
イ乗算器にあってそれを構成する各種内部回路部分を三
次元集積化するに際し、適当なる配置関係を規定するた
めの改良に関する。
イ乗算器にあってそれを構成する各種内部回路部分を三
次元集積化するに際し、適当なる配置関係を規定するた
めの改良に関する。
〈従来の技術〉
デジタル方式の電子計算機や信号処理装置にとって、デ
ジタル数値を乗算するための乗算器は殆ど不可欠の要素
である。
ジタル数値を乗算するための乗算器は殆ど不可欠の要素
である。
したがって従来からも、この乗算器の高速化には多大の
努力が払われてきた。
努力が払われてきた。
そこでまず、こうした従来の乗算方式及び乗算器に就き
、説明する。
、説明する。
論点を簡明にするため、数値は３２ビツトの二進数で表
される正の小数とし、被乗数Ａ、乗数Ｂ、その積Ｐを次
のように表す。
される正の小数とし、被乗数Ａ、乗数Ｂ、その積Ｐを次
のように表す。
ＡミＯ，ａｌ ａ２ ａ３ 、、、、 ａｉ 、、、、
ａ３２ＢミＱ、ｂｌ ｂ２ ｂ３ 、、、、 ｂｊ
、、、、 ｂ３２Ｐミ０．ｐｌ ｐ２ ｐ３ 、、、、
、、、、、、、、、、、、、、、、 ｐ８４、、、、、
．１） ’ そして、簡単のため、各桁の重みを考えず、次式２）で
表されるＵｉ、ｊをオペランドと呼ぶ。
ａ３２ＢミＱ、ｂｌ ｂ２ ｂ３ 、、、、 ｂｊ
、、、、 ｂ３２Ｐミ０．ｐｌ ｐ２ ｐ３ 、、、、
、、、、、、、、、、、、、、、、 ｐ８４、、、、、
．１） ’ そして、簡単のため、各桁の重みを考えず、次式２）で
表されるＵｉ、ｊをオペランドと呼ぶ。
旧、ｊ＝ ａｉ−ｂｊ −０−００，
２）上記１） 、 ２）式の関係を図解すれば、第２図
中にあって斜線がａｉ、横線がｂｊを示し、黒丸を付し
たそれらの各交点がオペランド旧、ｊとなる。したがっ
て、これらオペランドの総和が求めるＭＰとなる。
２）上記１） 、 ２）式の関係を図解すれば、第２図
中にあって斜線がａｉ、横線がｂｊを示し、黒丸を付し
たそれらの各交点がオペランド旧、ｊとなる。したがっ
て、これらオペランドの総和が求めるＭＰとなる。
当該総和を求めるための乗算方式は数多いが、中でも組
合せ回路（ＣＬＣ）による方式が今の所、最も高速であ
る。アレイ乗算器（ＡＭ）はその代表的な例で、集積回
路への適合性が良いことから、広く普及している。
合せ回路（ＣＬＣ）による方式が今の所、最も高速であ
る。アレイ乗算器（ＡＭ）はその代表的な例で、集積回
路への適合性が良いことから、広く普及している。
第３図には、こうしたアレイ乗算器ＡＭの一例として、
最上位ビット数値がａｌで最下位ビット数値がａ４であ
る４ビット被乗数Ａと、最上位ビット数値がｂｌで最下
位ビット数値がｂ４である４ビット乗数Ｂとの積Ｐを採
る４ピツ）Ｘ４ビツト構成例が示されている。
最上位ビット数値がａｌで最下位ビット数値がａ４であ
る４ビット被乗数Ａと、最上位ビット数値がｂｌで最下
位ビット数値がｂ４である４ビット乗数Ｂとの積Ｐを採
る４ピツ）Ｘ４ビツト構成例が示されている。
本図中に示されている黒丸は第２図における黒丸と同様
、各オペランドＵｉ、ｊを示しているが１図を簡単化す
るため、第２図におけるａｌ用の斜線とｂｌ用の横線は
省略しである。
、各オペランドＵｉ、ｊを示しているが１図を簡単化す
るため、第２図におけるａｌ用の斜線とｂｌ用の横線は
省略しである。
記号“ＨＡ”で示された四角形は半加算器セル、”ＦＡ
”で示された四角形は全加算器セルを示している。半加
算器セルＨＡは５周知のように１例えば第４図に示され
るような具体的回路構成を採って二人力ｘ、ｙの加算を
なし、同様に全加算器セルＦＡは、第５図に示すような
具体的回路構成によって三人力ｘ、ｙ、ｚの加算を行な
う。その結果、両者は共に、和出力Ｓと桁上げ出力Ｃの
二つの出力を持つ。
”で示された四角形は全加算器セルを示している。半加
算器セルＨＡは５周知のように１例えば第４図に示され
るような具体的回路構成を採って二人力ｘ、ｙの加算を
なし、同様に全加算器セルＦＡは、第５図に示すような
具体的回路構成によって三人力ｘ、ｙ、ｚの加算を行な
う。その結果、両者は共に、和出力Ｓと桁上げ出力Ｃの
二つの出力を持つ。
半加算器ＨＡの論理式は次式３）となる。
ｃ ＝ ｘ ｙ ； ｓ ＝ ｘ Ｖ ＋ ｘ ｙ
、、、、、、３）同様に、全加算器ＦＡの論理式は
次式４）となる。
、、、、、、３）同様に、全加算器ＦＡの論理式は
次式４）となる。
ｃ＝ｘｙ＋ｙｚ＋ｚｘ；
５＝ｘｖ芝＋ｘｙｚ＋ｘｙｚ＋ｘｙｚ
、、、、、、４）
以上のようなアレイ乗算器静は１桁数が増せば当然、用
いる半加算器ＨＡや全加算器ＦＡの数を増すことにより
その容量が拡張されるが、そうした場合、単に第３図に
示されるような基本構成を桁数の増加に応じてそのまま
踏襲していたのでは、演算速度がかなり遅くなり、逆に
演算速度をある一定の値以上に確保しようとすると、容
量に制限が生まれる。
いる半加算器ＨＡや全加算器ＦＡの数を増すことにより
その容量が拡張されるが、そうした場合、単に第３図に
示されるような基本構成を桁数の増加に応じてそのまま
踏襲していたのでは、演算速度がかなり遅くなり、逆に
演算速度をある一定の値以上に確保しようとすると、容
量に制限が生まれる。
そこで、従来からも、基本的には既述のようなアレイ乗
算器静の考えを用いるにしても、乗算過程を並列化する
ことにより、より一層の高速化を図ろうとした試みが本
発明者の一人によりなされていた。
算器静の考えを用いるにしても、乗算過程を並列化する
ことにより、より一層の高速化を図ろうとした試みが本
発明者の一人によりなされていた。
これは並列アレイ乗算器（ＰＡＭ）と呼称されるもので
、その原理は第６〜８図に示される通りである。
、その原理は第６〜８図に示される通りである。
今、−例として、並列に乗算する当該並列数を“４”と
すると、第２図に示されていた全オペランドを、第６図
に示されるように、四つの部分群領域雲ｌ−林４に分割
する。
すると、第２図に示されていた全オペランドを、第６図
に示されるように、四つの部分群領域雲ｌ−林４に分割
する。
その場合、一般に、オペランドの総数がｎ（第２図の場
合はｎ ＝ ３２Ｘ ３２）であれば、これを均等に分
割して各部分群領域＠１．ｓ４の各領域当たり、ｎ／４
個づつのオペランドが存在するように図る。
合はｎ ＝ ３２Ｘ ３２）であれば、これを均等に分
割して各部分群領域＠１．ｓ４の各領域当たり、ｎ／４
個づつのオペランドが存在するように図る。
そうした上で、各オペランド部分群領域１ｍ１〜霧４に
対し、既述した第３図示のアレイ乗算器構成を施して各
部分積を得る。
対し、既述した第３図示のアレイ乗算器構成を施して各
部分積を得る。
第７図には特に、ｔ１オペランド部分群領域用としての
７レイ乗算器ＡＭＩの構成が示されているが、図示して
いない他の鮫〜健４オペランド部分群領域用のアレイ乗
算器に就いても同様の構成を採用する０図中において四
角形のセルの中に“’）ＩＡ”と記したものは既述の半
加算器で、その他は全加算器ＦＡである。
７レイ乗算器ＡＭＩの構成が示されているが、図示して
いない他の鮫〜健４オペランド部分群領域用のアレイ乗
算器に就いても同様の構成を採用する０図中において四
角形のセルの中に“’）ＩＡ”と記したものは既述の半
加算器で、その他は全加算器ＦＡである。
このアレイ乗算器Ａ旧の出力は、複数ビットの桁上げ数
値群ｃ２．．．．．．から成る第−出力群ＣＩと、同様
に複数ビットの和数値群ｓ２．．．．．．から成る第二
出力群Ｓ１の二群となり、同様にしてｔ２から雲４まで
の各７レイ乗算器ＡＭ２〜ＡＭ４のそれぞれからも各二
群づつの出力群が得られる。
値群ｃ２．．．．．．から成る第−出力群ＣＩと、同様
に複数ビットの和数値群ｓ２．．．．．．から成る第二
出力群Ｓ１の二群となり、同様にしてｔ２から雲４まで
の各７レイ乗算器ＡＭ２〜ＡＭ４のそれぞれからも各二
群づつの出力群が得られる。
したがって、最終的に求める積Ｐを得るには、これら針
穴種類の論理信号群数値の乗和を採る必要がある。
穴種類の論理信号群数値の乗和を採る必要がある。
それにはまず、第８図中に示されているように、三入力
を和と桁上げの二出力に変換するべく全加算器ＦＡを必
要桁数だけ集めて構成した周知の桁上げ保存加算器Ｃ５
Ａを複数個、この場合、六個（ＣＳＡＩ〜Ｃ９Ａ１３）
、用いて、上記へ種類の論理信号群数値を二つの数値
列に変換する。
を和と桁上げの二出力に変換するべく全加算器ＦＡを必
要桁数だけ集めて構成した周知の桁上げ保存加算器Ｃ５
Ａを複数個、この場合、六個（ＣＳＡＩ〜Ｃ９Ａ１３）
、用いて、上記へ種類の論理信号群数値を二つの数値
列に変換する。
そうした後、当該二つの数値列をこれも周知の桁上げ先
見加算器ＣＬＡで加算して、求めるａＰを得る。
見加算器ＣＬＡで加算して、求めるａＰを得る。
尚、第８図においては、それぞれ複数ビット線路から成
る各出力群をそれぞれ単に一本の信号線路のように模式
的に示しである。
る各出力群をそれぞれ単に一本の信号線路のように模式
的に示しである。
〈発明が解決しようとする問題点〉
上記した従来における並列アレイ乗算器は、その原理に
おいては優れている。しかし実際的な見地から考慮しな
ければならないことは、これを具体的に実際の回路素子
群を用いて適当なる集積回路基板上に実現する場合の各
機能回路部分相互の配置関係、ひいては配線関係であり
、また、それらに付帯する各種の問題である。
おいては優れている。しかし実際的な見地から考慮しな
ければならないことは、これを具体的に実際の回路素子
群を用いて適当なる集積回路基板上に実現する場合の各
機能回路部分相互の配置関係、ひいては配線関係であり
、また、それらに付帯する各種の問題である。
従来、各種の集積回路は、未だ大体において二次元平面
内にて組まれている０本書で問題にしている並列アレイ
乗算器ＰＡＮも例外ではない。
内にて組まれている０本書で問題にしている並列アレイ
乗算器ＰＡＮも例外ではない。
そのため、二次元の回路基板上にこの並列アレイ乗算器
を実現する場合、各部分オペランド群の演算のための各
アレイ乗算器ＡＭＩ〜ＡＭ４やそれらの出力を処理する
桁上げ保存加算器Ｃ９Ａｌ〜Ｃ５Ａ ８、最終出力を得
るための桁上げ先見加算器ＣＬＡなどの間に最適なレイ
アウト関係を採らないと、信号伝搬経路がいたづらに長
くなる等して上記原理における長所が損われてしまうこ
とがある。
を実現する場合、各部分オペランド群の演算のための各
アレイ乗算器ＡＭＩ〜ＡＭ４やそれらの出力を処理する
桁上げ保存加算器Ｃ９Ａｌ〜Ｃ５Ａ ８、最終出力を得
るための桁上げ先見加算器ＣＬＡなどの間に最適なレイ
アウト関係を採らないと、信号伝搬経路がいたづらに長
くなる等して上記原理における長所が損われてしまうこ
とがある。
しかし一方、二次元平面内という限定の下では、いくら
最適なレイアウトを案出したからといって、信号伝搬経
路の簡素化、短縮化には、越えることのできない限界が
あることもまた事実で既述したように、各アレイ乗算器
ＡＭＩ〜Ａｌ４４か□らは、それぞれ和Ｓ１〜Ｓ４と桁
上げＣｌＮＣ４の二種類の出力群が出る。
最適なレイアウトを案出したからといって、信号伝搬経
路の簡素化、短縮化には、越えることのできない限界が
あることもまた事実で既述したように、各アレイ乗算器
ＡＭＩ〜Ａｌ４４か□らは、それぞれ和Ｓ１〜Ｓ４と桁
上げＣｌＮＣ４の二種類の出力群が出る。
したがって勿論、それらにはそのための配線領域が必要
となる。
となる。
例えばｔ１アレイ乗算器Ａｌｌに関する二種類の出力群
の中、一方の出力群Ｓ１のためにはそれに専用の配線領
域Ａｌｌが必要となるし、もう一方の出力群Ｃ１のため
にもやはり専用の配線領域Ａ１２が必要となる。他のア
レイ乗算器ＡＭ２〜ＡＭ４に関しても全く同様であり、
配線領域が必要であるということからすれば、桁上げ保
存加算器群０ＳＡＩ−ＣＳＡｌｌの各出力線路群に就い
てもまた同様である（第９図中では配線領域Ａ８１〜Ａ
８２のみ、仮想線で囲って図示）。
の中、一方の出力群Ｓ１のためにはそれに専用の配線領
域Ａｌｌが必要となるし、もう一方の出力群Ｃ１のため
にもやはり専用の配線領域Ａ１２が必要となる。他のア
レイ乗算器ＡＭ２〜ＡＭ４に関しても全く同様であり、
配線領域が必要であるということからすれば、桁上げ保
存加算器群０ＳＡＩ−ＣＳＡｌｌの各出力線路群に就い
てもまた同様である（第９図中では配線領域Ａ８１〜Ａ
８２のみ、仮想線で囲って図示）。
しかして一方、これも既述のように、上記した各７レイ
乗算器からの各出力群は、それらの間で適当なる組合せ
を採ることにより、桁上げ保存加算器群によって順に三
群を二群に変換していかなければならないから、それに
はどうしても、相互に重なり合う配線領域の存在が避け
られなくなってくる。
乗算器からの各出力群は、それらの間で適当なる組合せ
を採ることにより、桁上げ保存加算器群によって順に三
群を二群に変換していかなければならないから、それに
はどうしても、相互に重なり合う配線領域の存在が避け
られなくなってくる。
具体的には、第９図中で記号“ＢＧ”を付して模式的に
示すように、ある配線群と他の配線群の間で互いにまた
ぎ越すブリッジ部が発生する。
示すように、ある配線群と他の配線群の間で互いにまた
ぎ越すブリッジ部が発生する。
このように考えてくると顕かなように、例え原理的には
優れている並列アレイ乗算器ＰＡＮではあっても、これ
を二次元平面基板内に具体的回路要素を用いて実現しよ
うとしたときには、各配線部分にかなりな占有面積を採
られると共に、ブリッジ部ＢＧに見られるように、複雑
な製造工程を経なければならない欠点が生ずることが分
かる。
優れている並列アレイ乗算器ＰＡＮではあっても、これ
を二次元平面基板内に具体的回路要素を用いて実現しよ
うとしたときには、各配線部分にかなりな占有面積を採
られると共に、ブリッジ部ＢＧに見られるように、複雑
な製造工程を経なければならない欠点が生ずることが分
かる。
これは信号処理の高速化を損い、集積度を低下する大き
な要因となる。
な要因となる。
本発明は、まさしく、こうした従来における。欠−で、
具体的には。
具体的には。
■並列アレイ乗算器を三次元集積化すること、■それに
際して合理的な配線関係を導き得る最低限の配置関係を
規定すること、 の二点を重視したものである。
際して合理的な配線関係を導き得る最低限の配置関係を
規定すること、 の二点を重視したものである。
特に上記■が挙げられているのは、配置関係に就いて何
の考慮も施すことなく単に三次元化しただけの回路装置
にあっては、信号伝搬経路の短縮化率などは二次元時代
と大して変わらないといったことも大いにあり得るから
である。
の考慮も施すことなく単に三次元化しただけの回路装置
にあっては、信号伝搬経路の短縮化率などは二次元時代
と大して変わらないといったことも大いにあり得るから
である。
く問題点を解決するための手段〉
本発明は上記目的を達成するため、
複数のアレイ乗算器により、被乗数と乗数の部分積を並
列に算出した後、部分積の総和を採って積を求める並列
アレイ乗算器であって：上記複数のアレイ乗算器の中、
少なくとも幾つかを、三次元集積回路にあって高さ方向
に互いに異なる機能レベル中に配したこと； を特徴とする並列アレイ乗算器を提供する。
列に算出した後、部分積の総和を採って積を求める並列
アレイ乗算器であって：上記複数のアレイ乗算器の中、
少なくとも幾つかを、三次元集積回路にあって高さ方向
に互いに異なる機能レベル中に配したこと； を特徴とする並列アレイ乗算器を提供する。
（作 用〉
一般に三次元集積回路とは、一つの二次元回路基板を一
つの機能レベルとし、これを高さ方向に複数レベル数に
亘り積重ねたものをそのように呼称している。
つの機能レベルとし、これを高さ方向に複数レベル数に
亘り積重ねたものをそのように呼称している。
そして例えば、それぞれは二次元基板に相当する四層の
回路構成平面を高さ方向に四層に重ねた場合には、下か
ら上に順に第一層、第二層、第三暦、第四暦、あるいは
第一機能レベル、第二機能レベル、第三機能レベル、第
四機能レベル等と呼ぶ、各機能レベル間には、必要に応
じて絶縁層が挟まれたり、上下機能レベル間で電気的に
連絡を取るためのスルー・ホール構造が採用されたりす
る。但し、一層の機能レベルの上または下に位置する絶
縁層をその機能レベルの中に含めて考えることもある。
回路構成平面を高さ方向に四層に重ねた場合には、下か
ら上に順に第一層、第二層、第三暦、第四暦、あるいは
第一機能レベル、第二機能レベル、第三機能レベル、第
四機能レベル等と呼ぶ、各機能レベル間には、必要に応
じて絶縁層が挟まれたり、上下機能レベル間で電気的に
連絡を取るためのスルー・ホール構造が採用されたりす
る。但し、一層の機能レベルの上または下に位置する絶
縁層をその機能レベルの中に含めて考えることもある。
してみるに本発明においては、上記要旨構成に顕かなよ
うに、最低限の限定事項として、並列アレイ乗算器を三
次元化するに際し、各部分積を採るための複数のアレイ
乗算器の中、少なくとも幾つかは高さ方向に互いに異な
る機俺レベル中に配するようにする。
うに、最低限の限定事項として、並列アレイ乗算器を三
次元化するに際し、各部分積を採るための複数のアレイ
乗算器の中、少なくとも幾つかは高さ方向に互いに異な
る機俺レベル中に配するようにする。
これの意味する作用は次の通りである。
先の従来例における二次元集積回路構造では、各アレイ
乗算器ＡＭＩ −Ａｌ４からの出力線路相互の間におい
ては、必然的に多かれ少なかれ、ブリッジ部８Ｇが生ず
ると述べた。これは如何に配置関係を勘案しようと避け
られない問題である。
乗算器ＡＭＩ −Ａｌ４からの出力線路相互の間におい
ては、必然的に多かれ少なかれ、ブリッジ部８Ｇが生ず
ると述べた。これは如何に配置関係を勘案しようと避け
られない問題である。
これに対し、本発明の思想を援用すると、設計さえ最適
に採れば、こうしたブリッジ部を簡単に排斥できるので
ある。
に採れば、こうしたブリッジ部を簡単に排斥できるので
ある。
したがってまた、このようにブリッジ部を生ずることな
く、後続の処理回路（すなわち上記例においては桁上げ
保存加算器群）に対して各アレイ乗算器の出力線路群を
直接に接続できるということは、当該後続回路をアレイ
乗算器群に対し、そしてまた相互に、平倫吻轡碧唾キ密
に隣接し食装置しても良いことを意味する。
く、後続の処理回路（すなわち上記例においては桁上げ
保存加算器群）に対して各アレイ乗算器の出力線路群を
直接に接続できるということは、当該後続回路をアレイ
乗算器群に対し、そしてまた相互に、平倫吻轡碧唾キ密
に隣接し食装置しても良いことを意味する。
そのため、本発明を適用した結果としては、当、然、入
力から出力までの全信号伝搬経路群のφ°→最長のそれ
を指して言うクリティカル・パスも、十分、短いものと
し得るのである。
力から出力までの全信号伝搬経路群のφ°→最長のそれ
を指して言うクリティカル・パスも、十分、短いものと
し得るのである。
く実 施 例〉
第１図には本発明の思想を適用した一実施例としての並
列アレイ乗算器ＰＡＮの一構成例が示されている。
列アレイ乗算器ＰＡＮの一構成例が示されている。
本発明ではこの並列アレイ乗算器ＰＡＮの三次元化を一
つの重要な構成要件とするので、図面中にはあえて、３
Ｄ−ＰＡＮ（３Ｄｉｍｅｎｓｉｏｎ−Ｐａｒａｌｌｅｌ
ＡｒｒａｙＭｕｌｔｉｐｌｉｅｒ） 、すなわち、三
次元型並列アレイ乗算器と示しである。
つの重要な構成要件とするので、図面中にはあえて、３
Ｄ−ＰＡＮ（３Ｄｉｍｅｎｓｉｏｎ−Ｐａｒａｌｌｅｌ
ＡｒｒａｙＭｕｌｔｉｐｌｉｅｒ） 、すなわち、三
次元型並列アレイ乗算器と示しである。
この実施例では、既述した各オペランド部分群領域用の
各アレイ乗算器ＡＭＩ、ＡＭ２．ＡＭ３．Ａｌ４は、高
さ方向に互いに重なり合うように形成された霧１から雲
４までの四つの機能レベルＬＶＩ〜［、Ｖ４の各層中に
全て分離的に配され、しかもこの場合、上下に直接に隣
接する層中に配されている。
各アレイ乗算器ＡＭＩ、ＡＭ２．ＡＭ３．Ａｌ４は、高
さ方向に互いに重なり合うように形成された霧１から雲
４までの四つの機能レベルＬＶＩ〜［、Ｖ４の各層中に
全て分離的に配され、しかもこの場合、上下に直接に隣
接する層中に配されている。
この第１図においては、各アレイ乗算器ＡＭ！と各対応
する桁上げ保存加算器Ｃ５Ａｘ 、及び桁上げ先見加算
器ＣＬＡとの間に示されている結線路は、図面の簡単化
のため、単にそれらの間の接続関係を示すだけで、具体
的な結線パターンを示しているわけではないが、それで
も、上記のように構成すると、これら各回路要素間の平
面内横方向の接続経路を十分に短くし得ることが明瞭に
示されている。
する桁上げ保存加算器Ｃ５Ａｘ 、及び桁上げ先見加算
器ＣＬＡとの間に示されている結線路は、図面の簡単化
のため、単にそれらの間の接続関係を示すだけで、具体
的な結線パターンを示しているわけではないが、それで
も、上記のように構成すると、これら各回路要素間の平
面内横方向の接続経路を十分に短くし得ることが明瞭に
示されている。
すなわち、線路間でのブリッジは生ずる余地がないから
１例えば図示の場合、１４機機能レベルＬＶ４中配され
ている錐４アレイ乗算器ＡＭ４と鍵３機能しベルＬＶ３
中に配されている雲３アレイ乗算器ＡＭ３に関する桁上
げ保存加算器（：ＳＡｌと、上記＠３機機能レベルＬＶ
３中配されている＠３アレイ乗算器ＡＭ３ と鍵２機能
しベルＬＶ２中に配されている露２アレイ乗算器ＡＭ２
に関する桁上げ保存加算器Ｃ５Ａ２は、共に当該アレイ
乗算器群に対して極めて密着させて配することができる
し、同様にして、他の桁上げ保存加算器Ｃ９Ａ ３〜Ｃ
５Ａ３及び桁上げ先見加算器ＣＬＡも、互いに密着させ
て配置させることができる。
１例えば図示の場合、１４機機能レベルＬＶ４中配され
ている錐４アレイ乗算器ＡＭ４と鍵３機能しベルＬＶ３
中に配されている雲３アレイ乗算器ＡＭ３に関する桁上
げ保存加算器（：ＳＡｌと、上記＠３機機能レベルＬＶ
３中配されている＠３アレイ乗算器ＡＭ３ と鍵２機能
しベルＬＶ２中に配されている露２アレイ乗算器ＡＭ２
に関する桁上げ保存加算器Ｃ５Ａ２は、共に当該アレイ
乗算器群に対して極めて密着させて配することができる
し、同様にして、他の桁上げ保存加算器Ｃ９Ａ ３〜Ｃ
５Ａ３及び桁上げ先見加算器ＣＬＡも、互いに密着させ
て配置させることができる。
この実施例において入力から出力まで最大遅延時間のか
かる経路、すなわち既述したクリテイ力加算器ＣＳ’￥
、＠５桁上げ保存加算器Ｃ３Ａ５ 、８８桁上げ保存加
算器ｃｓＡｅ 、そして桁上げ先見加算器ＣＬＡ ？順
に通過する経路となる。
かる経路、すなわち既述したクリテイ力加算器ＣＳ’￥
、＠５桁上げ保存加算器Ｃ３Ａ５ 、８８桁上げ保存加
算器ｃｓＡｅ 、そして桁上げ先見加算器ＣＬＡ ？順
に通過する経路となる。
しかしこれら各機能回路部分間は、上記のように、本発
明によると極めて密接して配置できるので、当然、それ
らの間の信号線路も従来に比せば十分短くでき、そのた
め、クリティカル・パスも満足な程に短縮化することが
できるのである。
明によると極めて密接して配置できるので、当然、それ
らの間の信号線路も従来に比せば十分短くでき、そのた
め、クリティカル・パスも満足な程に短縮化することが
できるのである。
この実施例に更に改変を施そうとした場合、例えば舘４
アレイ乗算器ＡＭ４と酋３アレイ乗算器ＡＭ３とは同一
の機能レベルＬＶａ内に収めることが考えられる０図中
から理解されるように、これらは一つの二次元平面内に
収めても互いに交差する配線部分を有さないで済むから
である。
アレイ乗算器ＡＭ４と酋３アレイ乗算器ＡＭ３とは同一
の機能レベルＬＶａ内に収めることが考えられる０図中
から理解されるように、これらは一つの二次元平面内に
収めても互いに交差する配線部分を有さないで済むから
である。
したがって、その意味からすれば、従来においては避け
られなかったブリッジのための余計な占有面積部分が省
略されることにより、そうした改変例にあっても本発明
の有効性は表されるとは言えるが、一平面内に二つ以上
のアレイ乗算器を配した場合、後続の桁上げ保存加算器
の構成面積との兼ね合いで、配線長が一方のアレイ乗算
器に関しては長くなることも考えられる。したがって、
それをも嫌うのであれば、やはり図示実施例に見られる
ように、各アレイ乗算器は全て、それぞれ異なる機能レ
ベル中に配した方が良い。
られなかったブリッジのための余計な占有面積部分が省
略されることにより、そうした改変例にあっても本発明
の有効性は表されるとは言えるが、一平面内に二つ以上
のアレイ乗算器を配した場合、後続の桁上げ保存加算器
の構成面積との兼ね合いで、配線長が一方のアレイ乗算
器に関しては長くなることも考えられる。したがって、
それをも嫌うのであれば、やはり図示実施例に見られる
ように、各アレイ乗算器は全て、それぞれ異なる機能レ
ベル中に配した方が良い。
尚、図中では省略されているが、先に少し述べたように
、各機能レベル間には通常、絶縁層が介挿されるのが普
通であり、したがって上下に隣接する機能レベル層間に
亘る配線部分には周知のスルー・ホール構造等を採用す
れば良い。
、各機能レベル間には通常、絶縁層が介挿されるのが普
通であり、したがって上下に隣接する機能レベル層間に
亘る配線部分には周知のスルー・ホール構造等を採用す
れば良い。
〈発明の効果〉
本発明により並列アレイ乗算器を三次元化し、しかも用
いる複数のアレイ乗算器の各組合せ関係にあって、それ
らを二次元に配した場合には互いに出力線路群間でブリ
ッジ部が避けられないような関係にあるアレイ乗算器相
互を、少なくとも高さ方向に異なる機能レベル中に配す
るようにすると、当該ブリッジ部は完全に排斥すること
ができ、しかも後続の桁上げ保存加算器や桁上げ先見加
算器等の機能回路部分をアレイ乗算器群に対して、また
互いにも、 めて隣接、させて配置する
ことができるようになる。
いる複数のアレイ乗算器の各組合せ関係にあって、それ
らを二次元に配した場合には互いに出力線路群間でブリ
ッジ部が避けられないような関係にあるアレイ乗算器相
互を、少なくとも高さ方向に異なる機能レベル中に配す
るようにすると、当該ブリッジ部は完全に排斥すること
ができ、しかも後続の桁上げ保存加算器や桁上げ先見加
算器等の機能回路部分をアレイ乗算器群に対して、また
互いにも、 めて隣接、させて配置する
ことができるようになる。
換言すれば、従来構成では如何に最適な設計を図った所
でブリッジ部の発生は避けられず、信号伝搬経路中にお
ける信号遅延というものが必ず発生していたのに対し、
本発明では、ブリッジ部のない、そして極めて配線長の
短い回路構成の設計も、何等の困難もなく可能とし得る
のである。
でブリッジ部の発生は避けられず、信号伝搬経路中にお
ける信号遅延というものが必ず発生していたのに対し、
本発明では、ブリッジ部のない、そして極めて配線長の
短い回路構成の設計も、何等の困難もなく可能とし得る
のである。
したがって実質上、配線遅延というものは殆ど考慮に入
れずに済み、且つ物理的構成上も非常にすっきりした構
造の並列アレイ乗算器を得ることができ、将来に向けて
の集積回路要素として太きな期待を寄せ得るものである
。
れずに済み、且つ物理的構成上も非常にすっきりした構
造の並列アレイ乗算器を得ることができ、将来に向けて
の集積回路要素として太きな期待を寄せ得るものである
。
第１図は本発明の一実施例としての並列アレイ乗算器の
三次元集積回路構造の概略構成図、第２図は乗算におけ
るオペランドの説明図、第３図はアレイ乗算器の回路構
成側図、第４図は半加算器の回路構成側図、第５図は全
加算器の回路構成側図、第６図は並列アレイ乗算器の原
理説明図、第７図は並列アレイ乗算器における一部分積
を得るための一つのアレイ乗算器部分の回路構成側図、
第８図は並列アレイ乗算器の全体的な構成方法の説明図
、第９図は二次元平面内に上記並列アレイ乗算器を構成
した従来例の説明図、である。 図中、ＡＭ 、 ＡＭＩ、ＡＭ２．ＡＭ３．ＡＭ４はア
レイ乗算器、ＨＡは半加算器、 ＦＡは全加算器、ＰＡ
Ｎは全体としての並列アレイ乗算器、Ｇ５Ａｌ 、 Ｃ
５Ａ２ 、 Ｃ５Ａ３ 、 Ｃ５Ａ４ 。 Ｃ３Ａ５ 、 Ｃ：ＳＡ８は桁上げ保存加算器、ＣＬＡ
は桁上げ先見加算器、 ソＬテＬＶＩ、ＬＶ２．ＬＶ３
．ＬＶ４はそれぞれ三次元集積回路構造体において高さ
方向に互いに異なる機能レベル、である。 窮１頁の続き ■発 明 者 １）上 尚 男 茨城県新治郡
桜村梅［術総合研究所内
三次元集積回路構造の概略構成図、第２図は乗算におけ
るオペランドの説明図、第３図はアレイ乗算器の回路構
成側図、第４図は半加算器の回路構成側図、第５図は全
加算器の回路構成側図、第６図は並列アレイ乗算器の原
理説明図、第７図は並列アレイ乗算器における一部分積
を得るための一つのアレイ乗算器部分の回路構成側図、
第８図は並列アレイ乗算器の全体的な構成方法の説明図
、第９図は二次元平面内に上記並列アレイ乗算器を構成
した従来例の説明図、である。 図中、ＡＭ 、 ＡＭＩ、ＡＭ２．ＡＭ３．ＡＭ４はア
レイ乗算器、ＨＡは半加算器、 ＦＡは全加算器、ＰＡ
Ｎは全体としての並列アレイ乗算器、Ｇ５Ａｌ 、 Ｃ
５Ａ２ 、 Ｃ５Ａ３ 、 Ｃ５Ａ４ 。 Ｃ３Ａ５ 、 Ｃ：ＳＡ８は桁上げ保存加算器、ＣＬＡ
は桁上げ先見加算器、 ソＬテＬＶＩ、ＬＶ２．ＬＶ３
．ＬＶ４はそれぞれ三次元集積回路構造体において高さ
方向に互いに異なる機能レベル、である。 窮１頁の続き ■発 明 者 １）上 尚 男 茨城県新治郡
桜村梅［術総合研究所内
Claims (1)
- 【特許請求の範囲】 複数のアレイ乗算器により、被乗数と乗数の部分積を並
列に算出した後、部分積の総和を採って積を求める並列
アレイ乗算器であって； 上記複数のアレイ乗算器の中、少なくとも幾つかを、三
次元集積回路にあって高さ方向に互いに異なる機能レベ
ル中に配したこと； を特徴とする並列アレイ乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226685A JPS61201329A (ja) | 1985-03-04 | 1985-03-04 | 並列アレイ乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226685A JPS61201329A (ja) | 1985-03-04 | 1985-03-04 | 並列アレイ乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201329A true JPS61201329A (ja) | 1986-09-06 |
| JPH0416810B2 JPH0416810B2 (ja) | 1992-03-25 |
Family
ID=12631232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4226685A Granted JPS61201329A (ja) | 1985-03-04 | 1985-03-04 | 並列アレイ乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201329A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6479862A (en) * | 1987-09-21 | 1989-03-24 | Agency Ind Science Techn | Semiconductor integrated circuit device |
| JPH03105808U (ja) * | 1990-02-19 | 1991-11-01 | ||
| JPH0644050A (ja) * | 1991-03-11 | 1994-02-18 | Agency Of Ind Science & Technol | 積和演算装置 |
-
1985
- 1985-03-04 JP JP4226685A patent/JPS61201329A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6479862A (en) * | 1987-09-21 | 1989-03-24 | Agency Ind Science Techn | Semiconductor integrated circuit device |
| JPH03105808U (ja) * | 1990-02-19 | 1991-11-01 | ||
| JPH0644050A (ja) * | 1991-03-11 | 1994-02-18 | Agency Of Ind Science & Technol | 積和演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0416810B2 (ja) | 1992-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |