JPS61201475A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
- Publication number
- JPS61201475A JPS61201475A JP60043202A JP4320285A JPS61201475A JP S61201475 A JPS61201475 A JP S61201475A JP 60043202 A JP60043202 A JP 60043202A JP 4320285 A JP4320285 A JP 4320285A JP S61201475 A JPS61201475 A JP S61201475A
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- JP
- Japan
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- region
- opening
- gate
- oxide film
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１粟上皇程ル分昼
この発明はバックゲート型の接合型電界効果トランジス
タ（以下Ｊ−ＦＥＴという）の製造方法に関する。
タ（以下Ｊ−ＦＥＴという）の製造方法に関する。
盗】ぜυＬ逝
Ｊ−ＦＥＴにおいても種々の構造が知られる。
例えばメソシュ状のゲート領域により隔てられた区画に
交互にソース領域とドレイン領域を配備したマルチタイ
プと称されるものもあるが、第２図には本発明により製
造されるＪ−ＦＥＴの一例として、一般的に知られるス
トライプタイプのＮ型チャネルＪ−ＦＥＴの断面構造を
模式的に示す。
交互にソース領域とドレイン領域を配備したマルチタイ
プと称されるものもあるが、第２図には本発明により製
造されるＪ−ＦＥＴの一例として、一般的に知られるス
トライプタイプのＮ型チャネルＪ−ＦＥＴの断面構造を
模式的に示す。
同図に見られるようにバックゲートとなるＰ＋型基板１
の上に形成されたＰ型のエピタキシャル層２及びＰ中型
アイソレーション３によって囲まれたＮ型のチャネル領
域４の中にストライプ状の複数個のソース領域５、ゲー
ト領域６及びドレイン領域７が順に形成されている。但
しゲート領域６はアイソレーション３と接する構造とな
っている。
の上に形成されたＰ型のエピタキシャル層２及びＰ中型
アイソレーション３によって囲まれたＮ型のチャネル領
域４の中にストライプ状の複数個のソース領域５、ゲー
ト領域６及びドレイン領域７が順に形成されている。但
しゲート領域６はアイソレーション３と接する構造とな
っている。
この構造に代表されるＪ−ＦＢＴ−ｔ−製造するのに従
来では、先ずチャネル領域４を覆う酸化膜（図示せず）
の一部をパターンエツチングで開孔し、イオン注入或い
は気相拡散などにより不純物をドープした後、熱処理を
施してゲート領域６を形成するとともに酸化膜を成長さ
せて開孔部を塞ぎ、次にソース領域５及びドレイン領域
７の位置を設定するため再び酸化膜の一部を開孔してい
た。
来では、先ずチャネル領域４を覆う酸化膜（図示せず）
の一部をパターンエツチングで開孔し、イオン注入或い
は気相拡散などにより不純物をドープした後、熱処理を
施してゲート領域６を形成するとともに酸化膜を成長さ
せて開孔部を塞ぎ、次にソース領域５及びドレイン領域
７の位置を設定するため再び酸化膜の一部を開孔してい
た。
−■が”ン しようとするト、１占
従来の方法では、第１導電型のゲート領域形成のための
酸化膜の開孔と第２導電型のソース及びドレイン領域形
成のための開孔という２回の領域位置設定、即ち２回の
マスク合わせ作業を行っているため、ゲート領域とソー
ス及びドレイン領域の間にマスク合わせずれに対する空
間的余裕を設計時に見込む必要があり、素子面積を一定
以上縮小することが困難である。従って素子面積に依存
する素子性能要因である伝達コンダクタンスｇｍの向上
と同じく入力容量Ｃｉｎの低減が望めず、その結果、ｆ
ｍａｘ＝２πＣｔｎで定義される最大動作周波数ｆ ｍ
ａｘの増大を図ることができなかった。
酸化膜の開孔と第２導電型のソース及びドレイン領域形
成のための開孔という２回の領域位置設定、即ち２回の
マスク合わせ作業を行っているため、ゲート領域とソー
ス及びドレイン領域の間にマスク合わせずれに対する空
間的余裕を設計時に見込む必要があり、素子面積を一定
以上縮小することが困難である。従って素子面積に依存
する素子性能要因である伝達コンダクタンスｇｍの向上
と同じく入力容量Ｃｉｎの低減が望めず、その結果、ｆ
ｍａｘ＝２πＣｔｎで定義される最大動作周波数ｆ ｍ
ａｘの増大を図ることができなかった。
本発明の目的は素子面積の縮小を可能にし、諸特性の向
上を図ることのできるＪ−ＦＦ、Ｔの製造方法を提供す
ることである。
上を図ることのできるＪ−ＦＦ、Ｔの製造方法を提供す
ることである。
。−占 ”るための
本発明の構成の主要部は次のとおりである。
■ チャネル領域を覆う酸化膜にゲート、ソース及びド
レイン領域を位置設定するための開孔を一度に施す。
レイン領域を位置設定するための開孔を一度に施す。
■ 開孔部を含めて酸化膜上を絶縁膜で覆う。
■゛絶縁膜の一部を除去し、ゲート領域を形成するとと
もに酸化膜を成長させゲート領域を位置設定するための
開孔部を塞ぐ。
もに酸化膜を成長させゲート領域を位置設定するための
開孔部を塞ぐ。
■ 残りの絶縁膜を除去し、ソース及びドレイン領域を
形成する。
形成する。
１且
ゲート、ソース及びドレイン領域の位置が、１回のマス
ク合わせにより指定され、これらの領域の相対位置関係
が設計どおりのものとなる。
ク合わせにより指定され、これらの領域の相対位置関係
が設計どおりのものとなる。
１罷±
以下、第１図を参照してこの発明の一実施例を詳細に説
明する。尚、本実施例ではＮチャネルのＪ−ＦＥＴの場
合を説明し、図面ではその最小単位を表記する。
明する。尚、本実施例ではＮチャネルのＪ−ＦＥＴの場
合を説明し、図面ではその最小単位を表記する。
■ Ｐ中型からなるシリコン基板１０の表面にＰ型半導
体２０を成長させる。この半導体２０の表面にＳｉＯ２
からなる酸化膜３０を７０００人程度成長させる（第１
図（ａ）参照）。この酸化膜３０の所定位置をホトリソ
グラフィ技術でもってパターン開孔し、Ｎ型のチャネル
領域４０を拡散形成すると共に、酸化膜３０の開孔部を
閉塞する（第１図（ｂ）参照）。但し、前記チャネル領
域４０は、前記Ｐ型半導体２０の上に更に成長させたＮ
型エピタキシャル成長層をＰ型半導体のアイソレーショ
ンにて分離して形成しても構わない。いずれにしてもこ
れまでの工程で一つの面を酸化膜で覆われ、他の面を第
１の導電型の半導体で囲まれた第２の導電型のチャネル
領域４０が形成される。
体２０を成長させる。この半導体２０の表面にＳｉＯ２
からなる酸化膜３０を７０００人程度成長させる（第１
図（ａ）参照）。この酸化膜３０の所定位置をホトリソ
グラフィ技術でもってパターン開孔し、Ｎ型のチャネル
領域４０を拡散形成すると共に、酸化膜３０の開孔部を
閉塞する（第１図（ｂ）参照）。但し、前記チャネル領
域４０は、前記Ｐ型半導体２０の上に更に成長させたＮ
型エピタキシャル成長層をＰ型半導体のアイソレーショ
ンにて分離して形成しても構わない。いずれにしてもこ
れまでの工程で一つの面を酸化膜で覆われ、他の面を第
１の導電型の半導体で囲まれた第２の導電型のチャネル
領域４０が形成される。
■ ゲート用開孔部、ソース用開孔部、ドレイン用開孔
部を形成すべき部分以外の酸化膜３０の表面上にホトレ
ジストを被着し、このホトレジストをマスクとして酸化
膜３０の一部を開孔する。これにより、チャネル領域４
０の上部にある酸化膜３０にゲート用開孔部３１、ソー
ス用開孔部３２、ドレイン用開孔部３３を形成する。そ
の後熱酸化により前記各開孔部３１．３２．３３に１０
００〜１５００人程度のパッドオキサイド５１．５２．
５３を形成し、チャネル領域４０の表面が劣化するのを
防ぐ（第１図（Ｃ１参照）。
部を形成すべき部分以外の酸化膜３０の表面上にホトレ
ジストを被着し、このホトレジストをマスクとして酸化
膜３０の一部を開孔する。これにより、チャネル領域４
０の上部にある酸化膜３０にゲート用開孔部３１、ソー
ス用開孔部３２、ドレイン用開孔部３３を形成する。そ
の後熱酸化により前記各開孔部３１．３２．３３に１０
００〜１５００人程度のパッドオキサイド５１．５２．
５３を形成し、チャネル領域４０の表面が劣化するのを
防ぐ（第１図（Ｃ１参照）。
■ 酸化膜３０とパッドオキサイド５１．５２．５３と
の表面上にＳｉ３ Ｎ ａ膜からなる絶縁膜６０を例え
ば減圧ＣＶＤ等でもって形成する（第１図（ｄ）参照）
。
の表面上にＳｉ３ Ｎ ａ膜からなる絶縁膜６０を例え
ば減圧ＣＶＤ等でもって形成する（第１図（ｄ）参照）
。
■ ゲート用開孔部３１の上部にある絶縁膜６０Ｌｆｆ
外の絶縁膜６０の表面上にホトレジスト７０を被着し、
このホトレジストマ０をマスクとして絶縁膜６０の一部
を除去する。このマスク合わせ精度は、ゲート用開孔部
３１とソース用開孔部３２との間ａおよびゲート用開孔
部３１とドレイン用開孔部３３との間す内にホトレジス
ト７０の開口部が納まる程度でよい。
外の絶縁膜６０の表面上にホトレジスト７０を被着し、
このホトレジストマ０をマスクとして絶縁膜６０の一部
を除去する。このマスク合わせ精度は、ゲート用開孔部
３１とソース用開孔部３２との間ａおよびゲート用開孔
部３１とドレイン用開孔部３３との間す内にホトレジス
ト７０の開口部が納まる程度でよい。
次に、絶縁膜６０をマスクとしてＰ型の不純物をイオン
打込みする（第１図（ｅ）参照）。
打込みする（第１図（ｅ）参照）。
■ イオン打込みされた半導体基板１０を熱処理するこ
とによってＰ型のゲート領域８０を拡散形成すると共に
、例えばウェット０２雰囲気中での熱処理で前記ゲート
用開孔部３１を閉塞させる（第１図（ｆ）参照）。
とによってＰ型のゲート領域８０を拡散形成すると共に
、例えばウェット０２雰囲気中での熱処理で前記ゲート
用開孔部３１を閉塞させる（第１図（ｆ）参照）。
■ 次に残っている絶縁膜を除去するが後の工程で不用
意に酸化膜を薄くし、ＭＯ３容量の増加を招くことのな
いよう必要最低限の絶縁膜の除去を行う即ち、ソース用
開孔部３２およびドレイン用開孔部３３の上部にある絶
縁膜６０以外の絶縁膜６０の表面上にホトレジスト７１
を被着し、このホトレジスト７１をマスクとして絶縁１
ｆＡ５ Ｑを除去する。その後、酸化膜３０をマスクと
してＮ型の不純物をイオン打込みする（第１図（ｇ）参
照）。
意に酸化膜を薄くし、ＭＯ３容量の増加を招くことのな
いよう必要最低限の絶縁膜の除去を行う即ち、ソース用
開孔部３２およびドレイン用開孔部３３の上部にある絶
縁膜６０以外の絶縁膜６０の表面上にホトレジスト７１
を被着し、このホトレジスト７１をマスクとして絶縁１
ｆＡ５ Ｑを除去する。その後、酸化膜３０をマスクと
してＮ型の不純物をイオン打込みする（第１図（ｇ）参
照）。
■ イオン打込みされた半導体基板１０を熱処理するこ
とにより、Ｎ中型のソース領域９０およびドレイン領域
９１を同時に拡散形成する。その後前記露出した酸化膜
３０を均一に薄くエツチングすることによりパッドオキ
サイド５２．５３及び熱処理によりその上に成長した薄
い酸化膜を取り除く。以下通常の蒸着、パターンエツチ
ングによりソース電極９０ａ 、導電型電極９１ａ及び
シリコン基板１０の裏面にゲート電極（図示せず）を形
成する（第１図（ｈ）参照）。
とにより、Ｎ中型のソース領域９０およびドレイン領域
９１を同時に拡散形成する。その後前記露出した酸化膜
３０を均一に薄くエツチングすることによりパッドオキ
サイド５２．５３及び熱処理によりその上に成長した薄
い酸化膜を取り除く。以下通常の蒸着、パターンエツチ
ングによりソース電極９０ａ 、導電型電極９１ａ及び
シリコン基板１０の裏面にゲート電極（図示せず）を形
成する（第１図（ｈ）参照）。
このようにしてＪ−ＦＥＴを製造するにあたりゲート領
域８０、ソース領域９０、ドレイン領域９１を形成する
のに、絶縁膜を除去した後、パッドオキサイドを取り除
き気相拡散や固相拡散を用いてもよい。
域８０、ソース領域９０、ドレイン領域９１を形成する
のに、絶縁膜を除去した後、パッドオキサイドを取り除
き気相拡散や固相拡散を用いてもよい。
尚、上記実施例では、ゲート領域８０とソース領域９０
とドレイン領域９１とがストライブ状となっているＪ−
ＦＥＴの場合を説明しているが、この発明はこれに限定
されず、例えばゲート領域がメツシュ状となったマルチ
タイプのＪ−ＦＥＴにも適応しうろことは勿論である。
とドレイン領域９１とがストライブ状となっているＪ−
ＦＥＴの場合を説明しているが、この発明はこれに限定
されず、例えばゲート領域がメツシュ状となったマルチ
タイプのＪ−ＦＥＴにも適応しうろことは勿論である。
更に、ＰチャネルＪ−ＦＥＴを形成する場合にも適応し
うろことは言うまでもない。即ち、第１導電型とはＰ塑
成いはＮ型の一方、第２導電型はその他方を意味するも
のである。
うろことは言うまでもない。即ち、第１導電型とはＰ塑
成いはＮ型の一方、第２導電型はその他方を意味するも
のである。
発訓駆しか展
以上詳説したようにこの発明によれば、ソース領域、ド
レイン領域、ゲート領域を形成するためのマスクとなる
第１絶縁膜の窓開けを一回のマスク合わせ工程で指定し
ているから、従来のようにソース領域・ゲート領域間お
よびドレイン領域・ゲート領域間にマスク合わせのマー
ジンを設計時に見込む必要がない。即ち、その間隔を狭
くできることに基づいて、素子面積の縮小化により伝達
コンダクタンスｇｎ＋が向上すると共に入力容ｆｆ１ｃ
ｉｎが低下するから、最大動作周波数ｆ ｍａｘが向上
する。
レイン領域、ゲート領域を形成するためのマスクとなる
第１絶縁膜の窓開けを一回のマスク合わせ工程で指定し
ているから、従来のようにソース領域・ゲート領域間お
よびドレイン領域・ゲート領域間にマスク合わせのマー
ジンを設計時に見込む必要がない。即ち、その間隔を狭
くできることに基づいて、素子面積の縮小化により伝達
コンダクタンスｇｎ＋が向上すると共に入力容ｆｆ１ｃ
ｉｎが低下するから、最大動作周波数ｆ ｍａｘが向上
する。
このようにこの発明によれば、高精度なマスク合わせが
必要なく、非常に簡便な工程でもって歩留りの向上およ
び特性改善が図れるＪ−ＦＥＴを製造することができる
。
必要なく、非常に簡便な工程でもって歩留りの向上およ
び特性改善が図れるＪ−ＦＥＴを製造することができる
。
第１図はこの発明に係るＪ −Ｆ ＥＴの製造方法の一
実施例を示す断面説明図、第２ＴｊｇＪはこの発明によ
って製造されるＪ−ＦＥＴの一例を示す構造断面模式図
である。 １０・・・半導体基板 ３０・・・酸化膜 ４０・・・チャネル領域 ３１・・・ゲート用開孔部 ３２・・・ソース用開孔部 ３３・・・ドレイン用開孔部 ５１．５２．５３・・・パッドオキサイド６０・・・絶
縁膜 ８０・・・ゲート領域 ９０・・・ソース領域 ９１・・・ドレイン領域
実施例を示す断面説明図、第２ＴｊｇＪはこの発明によ
って製造されるＪ−ＦＥＴの一例を示す構造断面模式図
である。 １０・・・半導体基板 ３０・・・酸化膜 ４０・・・チャネル領域 ３１・・・ゲート用開孔部 ３２・・・ソース用開孔部 ３３・・・ドレイン用開孔部 ５１．５２．５３・・・パッドオキサイド６０・・・絶
縁膜 ８０・・・ゲート領域 ９０・・・ソース領域 ９１・・・ドレイン領域
Claims (1)
- （１）一つの面が酸化膜（３０）で覆われ、他の面が第
１導電型の半導体（２０）により囲まれた、第２導電型
のチャネル領域（４０）の中に、以下の順の工程により
ソース領域（９０）、ドレイン領域（９１）及びゲート
領域（８０）を形成することを特徴とする接合型電界効
果トランジスタの製造方法。 （イ）酸化膜（３０）にパターンエッチングによりソー
ス用開孔部（３２）、ドレイン用開孔部（３３）及びゲ
ート用開孔部（３１）を同時に形成する工程。 （ロ）ソース用開孔部（３２）、ドレイン用開孔部（３
３）及びゲート用開孔部（３１）において露出している
チャネル領域（４０）の表面に酸化膜を成長させパッド
オキサイド（５１）、（５２）及び（５３）を形成する
工程。 （ハ）酸化膜（３０）とパッドオキサイド（５１）、（
５２）及び（５３）の表面上に絶縁膜（６０）を形成す
る工程。 （ニ）パッドオキサイド（５１）を覆う絶縁膜（６０）
を除去し、第１導電型のゲート領域（８０）を形成する
とともにゲート用開孔部（３１）内に酸化膜を成長させ
る工程。 （ホ）パッドオキサイド（５２）及び（５３）を覆う絶
縁膜（６０）を除去する工程。 （ヘ）ソース用開孔部（３２）、ドレイン用開孔部（３
３）より第２導電型不純物をドープし、ソース領域（９
０）、ドレイン領域（９１）を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043202A JPH079912B2 (ja) | 1985-03-04 | 1985-03-04 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043202A JPH079912B2 (ja) | 1985-03-04 | 1985-03-04 | 接合型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201475A true JPS61201475A (ja) | 1986-09-06 |
| JPH079912B2 JPH079912B2 (ja) | 1995-02-01 |
Family
ID=12657343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043202A Expired - Fee Related JPH079912B2 (ja) | 1985-03-04 | 1985-03-04 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079912B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205959A (ja) * | 1987-02-21 | 1988-08-25 | Matsushita Electric Works Ltd | 静電誘導形半導体装置の製法 |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| JP2009043923A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US8035138B2 (en) | 2006-08-29 | 2011-10-11 | Rohm Co., Ltd. | Junction field effect transistor and production method for the same |
-
1985
- 1985-03-04 JP JP60043202A patent/JPH079912B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205959A (ja) * | 1987-02-21 | 1988-08-25 | Matsushita Electric Works Ltd | 静電誘導形半導体装置の製法 |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| US8035138B2 (en) | 2006-08-29 | 2011-10-11 | Rohm Co., Ltd. | Junction field effect transistor and production method for the same |
| JP2009043923A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH079912B2 (ja) | 1995-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |